请教各位大佬关于DC综合中的参数传递问题

鲜虾鱼板面 · 发表于 2023-1-20 22:50:33

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各位前辈大家好，问题是这样的：
我综合的design中存在一个submodule的.v文件，该module带有一个小的参数 #（parameter IO_num =1 ), 后面他的IO模块也会调用这个参数。
但综合好的.V文件中看不到这个参数了，且后面与top层一起做fm验证时，发现无法设置top层，提示top层无法找到对应cell，我看了看对应的cell，就是top层调用了这个参数相关的cell找不到。求问大佬们有什么解决方法吗

voiluce · 发表于 2023-1-22 20:41:13

参数传递的要用这flow
analyze
elaborate
current_design
link

gogosquid · 发表于 2023-1-30 10:40:02

对带有参数的design进行综合后，design name会发生变化，导致top无法link到该design

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