post simulation 是asic design flow中必须的步骤么

PYGH · 发表于 2023-1-19 13:53:19

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如题，post simulation 是asic design flow中必须的步骤么？

andy2000a · 发表于 2023-1-19 14:08:08

YES

analog design

pre-sim -> layout  -> pot-sim

digital

rtl sim  -> synthesis -> logic sim -> logic +sdf postsim

airainai · 发表于 2023-1-20 11:12:27

It depends on your scale of your chips.

PYGH · 发表于 2023-10-4 14:45:19

为什么一定得有post simulation，除了产生vcd FILE FOR IR DROP ANALYSIS

andy2000a · 发表于 2023-10-4 16:13:52

PYGH 发表于 2023-10-4 14:45
为什么一定得有post simulation，除了产生vcd FILE FOR IR DROP ANALYSIS

pre-sim => pure schematic  net

post-sim => layout (or APR)  rc file  + net

一定得 run  post simulation ...

PYGH · 发表于 2023-10-5 08:59:04

timing 有pt 保证，难道post-sim 来check timing 不多余么，还慢

eerubbishtop · 发表于 2023-10-7 15:53:12

学到

jinfeier · 发表于 2023-10-9 08:36:48

PYGH 发表于 2023-10-5 08:59
timing 有pt 保证，难道post-sim 来check timing 不多余么，还慢

检查网表的完备性以及一些漏约吧

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