VCS指令在Makefile运行报错

messi9426 · 发表于 2023-1-14 14:01:35

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vcs -sverilog +v2k -timescale=1ns/1ns -debug_all +notimingcheck +nospecify +vcs+flush+all -o adder -l compile.log \ -f verilog_file.f
在终端运行没问题，在Makefile脚本运行会报错，求解

messi9426 · 发表于 2023-1-14 15:31:01

问题解决了，原因是因为Makefile不会识别alias的指令，导致终端vcs和和makefile里面的vcs（参数不全）不一样，因此会出现问题。
来源于这个大佬的博客https://www.cnblogs.com/lindongyi/p/16035624.html

[求助] VCS指令在Makefile运行报错

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