时钟分频为什么可以用icg做？

吴彦祖

我看到网上有教程使用分频后的时钟做icg的en端，分频前的原时钟做clk端，这样出来的输出作为最终的分频时钟不是很奇怪吗？

coolbear2021

可以是电平，使用电平时相当于1分频。
你的那个仿真波形，应该故意造的仿真波形，实现上采用icg分频，EN信号的产生方式类似于sfr_hclk_div == hclk_cnt，hclk_cnt为分频计数（在sfr_hclk_div == hclk_cnt时清0，否则加1），sfr_hclk_div为配置的分频值（分频系数=sfr_hclk_div+1)。如果软件配置sfr_hclk_div==0，此时en为电平，分频系数为1，如果软件配置sfr_hclk_div!=0，此时en为脉冲，分频系数为fr_hclk_div+1。
如果设计中只是使用了上升沿，时钟信号的占空比没有影响的。但如果设计中同时正沿与负沿逻辑，并且之间有timing路径，那就可能有影响，要看具体情况。对于大多数设计来说，都是只使用上升沿的。能否使用这种分频方式，需要对时钟使用场合有了解。

bt_zhao

波形图截的不全啊，看不到信号关系，ICG我目前了解是为了降低时钟翻转次数，达到降低功耗的作用

coolbear2021

icg分频时，icg的E端连接的是个脉冲信号或电平信号。以你截图中的代码为例，ahb_clk_div是sys_clk域的脉冲信号或电平信号，如果要做分频并且分频系数大于1，ahb_clk_div的频率要与想实现的分频一致，如果分频系数等于1，则ahb_clk_div固定为1。
icg分频，好处，可以实现任意整数分频，包括1分频；缺点，分频信号在非1分频时，占空比不是1:1，如果代码中有负沿逻辑，timing可能会有问题。

吴彦祖

coolbear2021 发表于 2023-1-9 09:00
icg分频时，icg的E端连接的是个脉冲信号或电平信号。以你截图中的代码为例，ahb_clk_div是sys_clk域的脉冲 ...

是的。
但是我感觉ahb_clk_div只能是单脉冲信号吧，不然就会出现我上面这种，在ahb_clk_div为高的时候，icg输出的波形有连续的多个sys_clk。
还有一个问题，像这种总线时钟，可以是占空比非50的使用场景？我怎么感觉一般都是要求50的占空比的。

1010289963

吴彦祖 发表于 2023-1-9 16:19
是的。
但是我感觉ahb_clk_div只能是单脉冲信号吧，不然就会出现我上面这种，在ahb_clk_div为高的时候，i ...

ahb_clk_div只能是单脉冲信号，  使用ICG做分频器的时候也不能控制占空比了。
这个分频时钟由于是通过gating实现的，源头和源时钟是一样的。相比于通过计数产生的分频时钟来讲质量也会更好一些，例如jitter等

peanut_cake

自己写的只能叫cg

voiluce

这个只是enable clock，打开或者关闭clock， 不是产生wave form