综合与时序分析的设计约束

yueqingquan · 发表于 2022-12-28 14:01:12

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《综合与时序分析的设计约束：Synopsys设计约束（SDC）实用指南》为集成电路时序约束设计的指南，指导读者通过指定的时序要求，充分发挥IC设计的性能。内容包括受时序约束的关键环节的设计流程、综合时序分析、静态时序分析和布局布线等。首先详细讲解时序要求的概念，然后详细解释如何将其应用于设计流程中的特定阶段，后通过实践介绍在Synopsys约束设计下（SDC）业界领先约束的格式。

kenctd · 发表于 2022-12-28 14:13:14

谢谢分享

52927605@qq.com · 发表于 2022-12-28 15:14:44

谢谢

hotelgao · 发表于 2022-12-30 09:09:41

下载看书

rnysun · 发表于 2023-1-22 14:24:02

thanks

爱飞的鸟 · 发表于 2023-4-17 18:48:17

很不错的一本书

学生一号 · 发表于 2023-4-18 09:43:51

为什么我无法查看，无法解压

suma5213 · 发表于 2023-4-21 15:30:25

谢谢分享

zhuxi522 · 发表于 2023-4-24 09:57:16

真不错，继续学习

869053983 · 发表于 2023-5-4 18:13:16

太他娘的贵了

[资料] 综合与时序分析的设计约束

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