uvm一个广泛流传的错误例子

erwang

真是无力吐槽，网上流传的这个uvm helloworld，第一句 `include "uvm_pkg.sv" 是个什么鬼

1. `include "uvm_pkg.sv"
   
2. module hello;
   
3.     import uvm_pkg::*;
   
4.     `include "uvm_macros.svh"   
   
5.     initial begin
   
6.         `uvm_info("info", "hello UVM", UVM_LOW);
   
7.     end
   
8. endmodule
   

复制代码

而且这代码用modelsim编译，会导致第二次编译出错，只有把work目录删掉再编译

saipolo

咱都用vcs/xrun，马多斯孟仿真器不敢说也不敢问。。。

rosesman

“uvm_pkg.sv” 这个就是和uvm相关的一些包文件。
我也遇到过第一次编译正确，再次编译错误，必须删除掉work文件夹。
起始是因为没有正确在do文件中指定uvm_pkg.sv的路径导致的。
一般这个文件在 C:/modeltech_10.1a/verilog_src/uvm-1.1a/src 下，在编译代码的时候，把这个路径加入即可。
后面编译就不用删除work文件夹了！

j81mm

thanks for good info.

li5panlong

我就好奇一下，哪家公司是用modelsim的？

erwang

li5panlong 发表于 2023-3-20 14:21
我就好奇一下，哪家公司是用modelsim的？

公司用vcs，自己本机上装modelsim，方便在家学习

feng841210

按道理这个uvm_pkg.sv被include多次也没关系，因为文件里面已经有一个哨兵宏了。

`ifndef UVM_PKG_SV
`define UVM_PKG_SV

`include "uvm_macros.svh"

package uvm_pkg;

  `include "dpi/uvm_dpi.svh"
  `include "base/uvm_base.svh"
  `include "dap/uvm_dap.svh"
  `include "tlm1/uvm_tlm.svh"
  `include "comps/uvm_comps.svh"
  `include "seq/uvm_seq.svh"
  `include "tlm2/uvm_tlm2.svh"
  `include "reg/uvm_reg_model.svh"

endpackage

`endif

Xunuoo

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