Verilog 寄存器组数需要参数话的设计

a772816320a · 发表于 2022-12-8 22:48:15

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IP设置中，常常遇到寄存器组数需要参数话的设计，这种寄存器接口应该如写比较好，请教各路大神！

Mr.F_zyd · 发表于 2023-4-26 10:17:45

parameter REG_WIDTH = 8;
reg [REG_WIDTH-1 : 0] A;

拾冠 · 发表于 2023-4-26 17:24:48

system verilog 允许寄存器组作为输入输出，并且应该兼容verilog，把文件类型改成system verilog然后正常用，input [DATA_WIDTH-1:0] data [LENGTH-1 :0]

[原创] Verilog 寄存器组数需要参数话的设计