高速高精度 2.5GSPs 14bits DAC setting time（建立时间）如何缩减?

清风雷 · 发表于 2022-11-27 13:45:30

本帖最后由清风雷于 2022-11-27 17:22 编辑

在进行设计时，建立时间要大于1ns，难以限制在400ps以内，求助大佬指点迷津。
1、核心电路采用图01 结构
2、开关使用反相器驱动

目前的思路：
1、对Switch driver输出的信号开关信号进行修正，目前无法达到好的效果。

wandola · 发表于 2022-11-28 21:25:45

用最小length的slvt晶体管

马啃菠萝 · 发表于 2022-11-29 10:47:13

我做dac时，为了缩减建立时间，把比较器的预放大输入管都设成最小尺寸，会有较大的改进

马啃菠萝 · 发表于 2022-11-28 16:27:34

这东西工艺限制很大吧

清风雷 · 发表于 2022-11-28 17:27:34

马啃菠萝发表于 2022-11-28 16:27
这东西工艺限制很大吧

是的，我是使用28nm，这个问题我暂时找到一个方向了

清风雷 · 发表于 2022-11-28 18:12:35

马啃菠萝发表于 2022-11-28 16:27
这东西工艺限制很大吧

是的，需要首先调研文献，确定可行性

清风雷 · 发表于 2022-11-29 16:13:33

wandola 发表于 2022-11-28 21:25
用最小length的slvt晶体管

嗯嗯，这是一个正确的方向

清风雷 · 发表于 2022-11-29 16:19:28

马啃菠萝发表于 2022-11-29 10:47
我做dac时，为了缩减建立时间，把比较器的预放大输入管都设成最小尺寸，会有较大的改进 ...

你好，我是current steering 架构，没有比较器。这是AD的吧，这是一个思考方向。

马啃菠萝 · 发表于 2022-11-30 10:26:47

清风雷发表于 2022-11-29 16:19
你好，我是current steering 架构，没有比较器。这是AD的吧，这是一个思考方向。
...

对对，我最近也用到了cs结构的dac，在高频条件下，请问你准备怎么解决码间干扰问题呢

清风雷 · 发表于 2022-11-30 21:57:36

马啃菠萝发表于 2022-11-30 10:26
对对，我最近也用到了cs结构的dac，在高频条件下，请问你准备怎么解决码间干扰问题呢
...

这个问题我还没有遇到，对其理论还不够了解。以下来自网络，希望对你有用
1、在实际应用中，电流型DAC常采用全差分电流归零（RTZ）电路以减小码间干扰
2、DAC的建立时间仍会随着初始代码和最终代码的不同而变化,导致产生“码间干扰”(ISI)，这个问题可以通过更复杂的开关技术来解决。MT-014(ADI)

[求助] 高速高精度 2.5GSPs 14bits DAC setting time（建立时间）如何缩减?

站长推荐 /1