编译时，testbench看不到Interface

JojerZhuang · 发表于 2022-11-15 11:53:25

代码如上，编译命令为：vcs -ntb_opts uvm-1.2 -sverilog -f filelist_top.f -LDFLAGS -debug_all +lint=TFIPC-L -kdb -l run.log
编译后会报识别不到，已检查了模块名拼错这种情况。

filelist如下：

并想问一下，如何做filelist的管理会比较方便？

zuobozb · 发表于 2022-11-15 11:53:26

把interface给删掉，或者文件名可能弄错了。

tom9393 · 发表于 2022-11-21 14:30:51

用实例化的名字。。。

追乐人66 · 发表于 2022-12-6 17:49:49

interface 传错了没例化

575542641 · 发表于 2022-12-15 11:36:47

interface名字和文件名不一定一致吧

j81mm · 发表于 2023-3-17 08:33:14

good info.

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