Verilog信号进行改变

ssexpo1046

在这里，我希望如果‘gen_reg1’有值进入，则flag ‘reg_file_empty’置0. 相反如果‘gen_reg19’有值进入，则flag ‘reg_file_full’置1. 但是这里的波形图并不发上变化。有没有大佬可以帮我一下。多谢

波形图

      

部分代码

Y__Y

与 ”X“ 比较，使用！== 或者 === 。