请教时间交织ADC的时间失配的检测和校准算法

alex_fd12 · 发表于 2022-11-8 09:44:44

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目前正在研究time interleave ADC,请问其时钟的失配如何检测，还有其校准的算法该如何设计。多谢。

0202zerotwo · 发表于 2023-1-1 10:35:31

楼主你好，请问你有时间交织adc的模型吗

alex_fd12 · 发表于 2023-1-6 14:36:05

0202zerotwo 发表于 2023-1-1 10:35
楼主你好，请问你有时间交织adc的模型吗

时间交织ADC的模型可以在cadence下用veriloga搭出来，把几路ADC加进去，然后把各种失配也加进模型里去

alex_fd12 · 发表于 2023-1-6 14:39:32

0202zerotwo 发表于 2023-1-1 10:35
楼主你好，请问你有时间交织adc的模型吗

如果只是看失配校准的话，ADC也可以直通过去，相当于没有量化噪声，只是加几条失配的通路就可以了

alex_fd12 · 发表于 2023-1-6 14:47:53

本帖最后由 alex_fd12 于 2023-1-6 14:51 编辑

alex_fd12 发表于 2023-1-6 14:39
如果只是看失配校准的话，ADC也可以直通过去，相当于没有量化噪声，只是加几条失配的通路就可以了
...

可以采用自相干算法把时间失配取出来，然后积分后再反馈回时钟延迟上进行校准

补充内容 (2023-9-13 18:05):
这个附件已经坏掉了，打不开了，不要下载了

taylorjho · 发表于 2023-1-6 15:44:58

之前就是做的交织ADC校准算法，主要就对各通道增益、偏置、时延校准

0202zerotwo · 发表于 2023-2-27 14:29:21

alex_fd12 发表于 2023-1-6 14:36
时间交织ADC的模型可以在cadence下用veriloga搭出来，把几路ADC加进去，然后把各种失配也加进模型里去 ...

能请问一下失配是如何加入模型的，我本来想法是用va写出一个描述sar adc的模型，然后在adc输出后面直接加上失调失配u和增益失配g，但是感觉不妥，就像是为了加而加。您是否是在描述adc模型是就在sar 的判断逻辑里就加入了失配。

nebulawolf · 发表于 2023-9-11 10:51:24

alex_fd12 发表于 2023-1-6 14:47
可以采用自相干算法把时间失配取出来，然后积分后再反馈回时钟延迟上进行校准
...

PDF打不开，显示文件已损坏？

alex_fd12 · 发表于 2023-9-13 18:03:30

nebulawolf 发表于 2023-9-11 10:51
PDF打不开，显示文件已损坏？

我试了一下，好像现在打不开了。之前那个帖子不能编辑了，想删掉也不知道怎么删除。

@版主能不能帮我把上面那个带附件的链接的帖子删掉，谢谢

alex_fd12 · 发表于 2023-9-14 09:25:46

本帖最后由 alex_fd12 于 2023-9-14 09:35 编辑

0202zerotwo 发表于 2023-2-27 14:29
能请问一下失配是如何加入模型的，我本来想法是用va写出一个描述sar adc的模型，然后在adc输出后面直接加 ...

如果只是验证time interleave adc的三种失配的话，直接加失配就可以了

如果还要分析里面的子adc的失配构成的话，就把子adc的各个模块的非理想效应加到子adc的模型中分析。可以这里算出来的子adc的总的非理想效应作为一个整体再加到tiadc中
我觉得应该是这样的吧

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