PLL锁定后输出时钟与参考时钟有较大的相位误差

buxiangwanla

有大佬帮忙回答一下这个现象，PLL锁定后，PFD输出仍有较大的相位误差（delay？），大约2ns左右。
备注：CP开关控制上升下降沿交点在电压中间；CP控制开关为理想开关；CP为理想电流源（实际电流镜结果差别不大）；PFD输出UP和DOWN的下降沿基本重合。
具体可见仿真结果图。
谢谢~~

alex_fd12

电荷泵或者环路滤波器漏电

xavi17

检查下开关闭合，断开，cp是否有净电流流入lpf，检查lpf是否漏电，检查lpf接vco的路径上是否有漏电

buxiangwanla

alex_fd12 发表于 2022-11-8 14:05
电荷泵或者环路滤波器漏电

首先，感谢回复；但是我这电荷泵用的是理想电流源，滤波器也是无源二阶RC(且调用理想电容电阻），这也会存在漏电现象吗？还是说防止电荷共享的运放会有问题呢？

buxiangwanla

xavi17 发表于 2022-11-8 16:23
检查下开关闭合，断开，cp是否有净电流流入lpf，检查lpf是否漏电，检查lpf接vco的路径上是否有漏电 ...

首先，感谢回复；但是我这电荷泵用的是理想电流源，滤波器也是无源二阶RC(且调用理想电容电阻），这也会存在漏电现象吗？LFP到VCO后，也经过了一级源跟随器，按理说，也不会有漏电情况了吧？防止电荷共享的运放有没有需要注意的地方？

xavi17

buxiangwanla 发表于 2022-11-8 20:52
首先，感谢回复；但是我这电荷泵用的是理想电流源，滤波器也是无源二阶RC(且调用理想电容电阻），这也会 ...

你把follower拿掉再看下，如果要leveshift用理想器件代替