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[求助] 小数PLL的问题

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发表于 2022-11-4 19:55:58 | 显示全部楼层 |阅读模式
100资产
有没有大佬能救救孩子。我在cadence里面跑了小数锁相环,但是遇到了一些问题。其实我也不知道这算不算锁定,小数锁相环应该是动态锁定。问题是我的vco调谐电压曲线会有特别明显的周期性,但是我写的MASH_DDSM_code的随机性没这么差,我现在不太明白这么强的周期性是怎么来的。
我确实验证过了,即使是0.5的小数分频比我在modelsim或者candence里面验证过都不可能是这么短的周期。
image.png image.png 参考频率25M,环路带宽500k,Kvco250M,分频比93.5,Icp25uA.





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1 带宽太大了,你估计把带宽减小到50K试试,比如 C增加一倍,Icp =5uA试试。2, 小数部分0.5是一个很特殊的值,比如1/4, 8/1, 1/16, 1/32, 1/64等都会容易产生严重的周期性。你需要在 小数输入的时候在末位加入PRBS的dither,来降低周期性。 3,你在matlab或者 verilog的环境里面跑一下系统设计,不要着急做电路设计, ...
发表于 2022-11-4 19:55:59 | 显示全部楼层
本帖最后由 ipmsn5 于 2022-11-4 20:47 编辑

1 带宽太大了,你估计把带宽减小到50K试试,比如 C增加一倍,Icp =5uA试试。2, 小数部分0.5是一个很特殊的值,比如1/4, 8/1, 1/16, 1/32, 1/64等都会容易产生严重的周期性。你需要在 小数输入的时候在末位加入PRBS的dither,来降低周期性。
3,你在matlab或者 verilog的环境里面跑一下系统设计,不要着急做电路设计,
发表于 2022-11-4 20:48:11 | 显示全部楼层
500K的带宽肯定要做 Noise cancellation,
发表于 2022-11-5 13:49:12 | 显示全部楼层
应该是初始值没选好,或者结构没选对,输出序列长度和初始值和结构都有关系,或者可以试试MASH-HK结构
发表于 2022-11-7 10:25:45 | 显示全部楼层
你的SDM没有加dither,如果小数取1/n(n为偶数),SDM输出的周期序列为2n,表现在频域上,会在N*Fref/2n频偏处出现扰动。
 楼主| 发表于 2022-11-8 10:46:43 | 显示全部楼层


ipmsn5 发表于 2022-11-4 19:55
1 带宽太大了,你估计把带宽减小到50K试试,比如 C增加一倍,Icp =5uA试试。2, 小数部分0.5是一个很特殊的 ...


好的,谢谢你的建议其实我加了dither和没加dither都仿真了一下,但是这个现象都差不多,感觉不是代码的问题呀,还有别的可能吗


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