异步处理逻辑实测有个异常，请各位帮忙分析

Kingdoms_Guo · 发表于 2022-11-4 10:30:32

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本帖最后由 xiaojia102003 于 2022-11-4 10:29 编辑

电平信号sig_A和sig_B与clk是异步关系，clk的频率32.768khz
按照下面的写法，当sig_A和sig_B同时为1时，实测芯片概率性会出现sig_D无输出的情况。

怀疑是sig_A_sync & sig_B_sync有毛刺，导致sig_C和clk异步，从而导致sig_C_pos信号不能按照预期出一个cycle的pos。

但是在FPGA上跑了很久未复现该问题。现在不知道是该怀疑哪个点

clk的时序约束应该是没有问题，因为其他部分的逻辑功能都正常，也复查了后端的时序分析报告。

求助一下有经验的同学帮忙分析，感谢

2046 · 发表于 2022-11-4 12:33:58

典型的reconvergence问题吧

Kingdoms_Guo · 发表于 2022-11-4 13:58:17

本帖最后由 xiaojia102003 于 2022-11-4 13:59 编辑

2046 发表于 2022-11-4 12:33
典型的reconvergence问题吧

多谢大佬指点，是这个问题。FPGA上调整用例后也能复现。
非常感谢，结贴。

[求助] 异步处理逻辑实测有个异常，请各位帮忙分析

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