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查看: 1352|回复: 3

[求助] Finesim 数模混仿内存泄漏

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发表于 2022-10-27 17:55:11 | 显示全部楼层 |阅读模式

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微信截图_20221027175125.bmp
目前的现象:
1、如果在verilog tb顶层只例化网表中的一个小的cell,或者子模块,这个仿真是可以完成的;
2、如果例化网表的最顶层,或者次顶层,都会报这个内存泄漏的错误,并且每次的process vmpeak 不一样,但都会比vmsize的数字大4kb。
请问下各位大佬有没有遇到过,如何解决?
发表于 2022-11-15 19:32:16 | 显示全部楼层
有解决吗?同样数字模块有多层,报错xa.ini文件不到,也不知道是什么文件
 楼主| 发表于 2022-11-18 10:57:55 | 显示全部楼层


LowerLow 发表于 2022-11-15 19:32
有解决吗?同样数字模块有多层,报错xa.ini文件不到,也不知道是什么文件


没解决,改用xa了,xa目前没报错了
发表于 2022-11-21 00:04:22 | 显示全部楼层
finesim是fastspice, xa可以支持mixed signal
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