set_load导致的DC timing violation

zzzya · 发表于 2022-10-25 14:58:42

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大家一般set_load的值设置为多少？最近看帖有人说设置几十pf，我去看了下tf文件，电容单位是pf，所以我DC的约束里set_load -pin_load 10 [all_outputs]，compile之后输出timing report发现有一个点的delay特别大（见第二张图），之后把load改回0.3，重跑输出同一路径报告发现就正常了

stupidly · 发表于 2022-10-25 16:17:29

进来看看高人怎么解释的

10233201 · 发表于 2022-10-25 17:33:46

一般设置0.1，具体为什么设置10 之后delay 变大，可以查表看看

zzzya · 发表于 2022-10-26 16:10:01

10233201 发表于 2022-10-25 17:33
一般设置0.1，具体为什么设置10 之后delay 变大，可以查表看看

我之前在论坛里也看到有人说模块级的set_load设置零点几就行，还有请问一下查表是看下面这个表吗

[讨论] set_load导致的DC timing violation

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