PLL 后端芯片设计 集成方法介绍

wangyunpeng03

[size=18.0000pt]PLL 后端设计集成方法

[size=12.0000pt]锁相环是一种反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位。锁相环通过比较外部信号的相位和由压控晶振的相位来实现同步，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的相位，直到两个信号的相位同步，原理图如下图1所示。

[size=10.5000pt]图1 PLL原理图

[size=12.0000pt]本篇文章主要介绍的是后端集成设计中所需要注意的一些方向点，这里以市场上常用的SC 的PLL进行介绍。
PLL的电源连接方案
[size=12.0000pt]PLL 的电源pin 分为3个电源1个地：VDDHV，VDDPOST，VDDREF。以tsmc 7nm工艺节点为例，VDDHV Typical 电压在1.2V，VDDPOST和VDDREF为0.75V。根据ESD，噪声以及封装等级要求，给PLL供电的bump在die 内都是和core 区域独立出来的。如果有多个PLL存在的情况下，VDDHV 在die 内都是合并在一起共用HV bump，VDDREF 也会共用REF Bump，VSS 也会共用PLLVSS 的bump，而VDDPOST会单独出bump，即假如有三个PLL，就会有三个分别对应的PLLPOST bump 来给其供电，这样做的原因是避免噪声以及提高时钟和封装质量。图2列出了厂商给出的不同chip/package/ball电源方案等级要求，9宫格中左上角的要求都是时钟/封装质量最好，当然实际项目中不能每个电源都独立出一个bump，不然假如3个PLL至少就要12个bump，PLL等级要求不是特别高的芯片这是对bump资源是很大的浪费，所以就使用上述的方案，对重要的电源VDDPOST进行独立供电，其余的都是chip内 PLL 共享bump来满足设计要求。

[size=10.5000pt]表1 PLL 电源pin介绍

[size=10.5000pt]PG Pin list	[size=10.5000pt]Description	[size=10.5000pt]供电情况
[size=10.5000pt]VDDHV	[size=10.5000pt]IO analog supply	[size=10.5000pt]独立出bump
[size=10.5000pt]VDDPOST	[size=10.5000pt]Core supply for post dividers	[size=10.5000pt]独立出bump
[size=10.5000pt]VDDREF	[size=10.5000pt]Core supply for reference rate circuits	[size=10.5000pt]独立出bump
[size=10.5000pt]VSS	[size=10.5000pt]0V supply and substrate connection	[size=10.5000pt]独立出bump

[size=12.0000pt]再解释一下下面的图，拿图2（1） 中的VSS 来举例，Isolated  PLL指的是VSS 是一个独立的电源域，不和core 区域或者其他电源域共享，shared PLL指的是PLL之间共享VSS，shared Global 指的就是和其他电源域合并。Demanding Performance 1指的是时钟质量最高，High-L Package 封装质量要求高。

[size=10.5000pt](1) [size=10.5000pt]VSS

[size=10.5000pt](2) [size=10.5000pt]VDDREF

[size=10.5000pt](3) [size=10.5000pt]VDDHV

[size=10.5000pt](4) [size=10.5000pt]VDDPOST

[size=10.5000pt]图2 PLL电源连接指导

PLL的ESD 方案设计
[size=12.0000pt]以CDM 5A 为例，ESD 方案如下：其中PCLAMP 为tsmc 1.2V所用clamp cell，PCLAMPC为tsmc 0.75V 所用clamp cell。VDDHV与PLLVSS 之间需要添加至少2个PCLAMP，从原理图[size=12.0000pt]1[size=12.0000pt]中可以看出VDDHV不与core 区域交互，所以不需要添加和VSS 的clamp；VDDPOST、VDDREF则必须 和PLLVSS以及VSS之间添加至少两个PCLAMPC cell；VDD和PLLVSS 之间也需要添加相应的PCLAMPC，但是VDD和VSS之间需要根据芯片的大小来确定数目；PLLVSS和VSS则是通过添加B2B来进行ESD防护，后期会写一篇ESD方案设计经验分享来如何确定clamp的数量。

[size=10.5000pt]表2 PLLESD 添加CLAMP 方案表

[size=10.5000pt]电源	[size=10.5000pt]VDDHV	[size=10.5000pt]VDDPOST	[size=10.5000pt]VDDREF	[size=10.5000pt]VDD	[size=10.5000pt]PLLVSS	[size=10.5000pt]VSS
[size=10.5000pt]VDDHV	[size=10.5000pt]				[size=10.5000pt]2xPCLAMP	[size=10.5000pt]NA
[size=10.5000pt]VDDPOST					[size=10.5000pt]2xPCLAMPC	[size=10.5000pt]2xPCLAMPC
[size=10.5000pt]VDDREF					[size=10.5000pt]2xPCLAMPC	[size=10.5000pt]2xPCLAMPC
[size=10.5000pt]VDD					[size=10.5000pt]2xPCLAMPC	[size=10.5000pt]TBD
[size=10.5000pt]PLLVSS					[size=10.5000pt]	[size=10.5000pt]2xB2B
[size=10.5000pt]VSS					[size=10.5000pt]2xB2B	[size=10.5000pt]

[size=10.5000pt]图3 PLL ESD设计示意图

PLL bump 的摆放
[size=12.0000pt]总体摆放原则就是PLL RDL层走线好画，这一步非常重要，因为RDL 走线会影响我们PLL集成手册中的0.1[size=12.0000pt]ohm[size=12.0000pt]准则以及IR问题。如果bump 排布的好那么RDL 走线就会好画且电阻小，自然就满足了上述的电阻以及压降问题。这个就非常考验工程师的经验，在这里想告诉大家的是VDDPOST 的电源一般都是每个PLL 配一个独立的bump，VDDREF、VDDHV以及PLLVSS则是根据走线需求来放置bump 的位置以及数量，这几个电源一般情况下是共用，如果PLL数量就两个且留的bump 空间比较大，那么HV和REF电源可以独立。
PLL 特殊信号的处理
[size=12.0000pt]PLL 特殊信号的处理一般指的就是PLL 参考时钟从芯片IO pad 一直到PLL输入端（FREF）需要全路径shielding，这个在顶层进行PR 实现的过程中需要注意，否则无法评估SI对PLL内部模拟电路的影响。同时还要对PLL 的时钟走线推荐至少使用2W2S的NDR，更宽和间距也可以接受。对PLL连接的tie Hi/Low 以及floating 信号也需要和前端设计进行double check，这些配置是否满足[size=12.0000pt]前端[size=12.0000pt]设计要求。对于PLL输入和输出pin 与之相连的第一级buffer/寄存器之间的距离同样也有要求，对于独立的VSS（VSS bump不和core 区域共享），其信号走线不能超过100um与之相连的第一级寄存器/buffer,如果是共享的则要求降低为250um，以上距离和tie 信号的检查都可以通过脚本进行实现。

[size=10.5000pt]图4 PLL的输出与第一级buffer 走线要求示意图

PLL 添加额外电容的处理
[size=12.0000pt]Tsmc 的design rule 对每个电压域都有至少20pf 的电容要求，像如果有多电压域的话会添加相应的clamp（或者在封装上增加一定的电容）来保证满足电容要求。PLL 集成手册中也提到了相应的要求，对应的每个电源pin 上需要至少有20pf 电容，所以这时候在ESD方案设计中添加的clamp cell 可以充当电容。同时手册中对VDDPOST电源的电容要求比较高，所以需要额外规划出一片区域来添加decap cell为VDDPOST提供电容，一般都会添加100pf以上甚至更多，增加decap cell 不仅可以降低噪声还能对IR有好处，所以能多加就多加。 这时候就会有疑问怎么知道电容满足要求了呢？这里的总电容包括PLL每个电源Pin 的内部电路电容大小以及外接的clamp和decap 大小。PLL每个电源pin 的所连接的内部电容项目初期可以向厂商咨询，后期厂商更新会提供相应的准确电容，一般前期厂商所给出的电容大小会比后期厂商更新的要悲观。Clamp 的电容则使用virtuso 工具来进行模拟仿真出来，这个仿真方法后期有需要的话会出一期教程，虽然这个工具不是后端必须掌握的，但是学会了这个仿真方法就不必再到处求人去仿真了。Decap 的电容大小通过redhawk可以提取出来，通过以上就可以求出总的电容。
file:///C:/Users/Lenovo/AppData/Local/Temp/ksohtml18636/wps17.pngfile:///C:/Users/Lenovo/AppData/Local/Temp/ksohtml18636/wps18.jpg
图5 手册对PLL 电容要求
ESD PERC 检查
[size=12.0000pt]首先会查[size=12.0000pt]TOPO[size=12.0000pt]，LDL，CD以及P2P[size=12.0000pt]。TOPO[size=12.0000pt]和LDL一般电路中添加了合适的clamp 以及PG 没有open/short 都不会有问题。CD 出现问题一般是电源条太窄，加宽就行，P2P出现问题一般比较常见。最常见的是0.1ohm 检查，即在CDM 5A的要求下，从bump 的角度出发，通过跑0.1ohm 检查脚本，保证所有的PLL 电源和地bump 都能找到满足以上电阻值的clamp cell。这个如果出现问题就是挪动clamp cell 或者加强相关clamp 之间的电源条来降低电阻，还有PLL的power与ground bump 之间的连线电阻之和小于2ohm 等其他要求，这些有问题也是相同的解决方法，避免出现这些问题的前提就是bump 和RDL 走线画的比较好，所以前期一定要找有经验的工程师多看看这个走线，perc 的验证一般都在相对中后期大部分位置都已经固定了，再改位置和电源走线会相对比较麻烦，所以前面多review几次多改几版走线会为后面省很多功夫。
PA 要求
[size=12.0000pt]使用集成手册计算出各电源domain 最大功耗值分别跑电源domain 的静态IR分析，检查该电源domain的POWER EM/IR drop ，IR drop 最大建议不能超过10mv，这一检查项也是取决于bump的位置和RDL 走线。
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[size=12.0000pt]好了，这次的PLL分享[size=12.0000pt]总结几点就是 ①bump 的位置和数量的选择 ②特殊信号的处理 ③PERC（主要是0.1ohm 检查） ④IR 要求 。当然除了以上[size=12.0000pt]重点关注的[size=12.0000pt]问题[size=12.0000pt]外，还有[size=12.0000pt]一些物理摆放的集成规则，这些在集成手册上写的很明显，就不在赘述[size=12.0000pt]，以上经验有一些可能理解的不到位或者有误，请各位大佬及时纠正，谢谢！同时介绍下个人公众号：丹青芯履，主要是记录一些平时自己在工作中的一些经验总结，基本上每周一两更，希望能帮助到遇到相同困惑的人。


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