TSMC 于 IEDM 发表通道厚度 1nm 的 2D material transistor

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TSMC 于 IEDM 发表通道厚度 1nm 的 2D material transistor
Technology News | October 18, 2022 By Nick Flaherty

• Paper #7.4, “Nearly Ideal Subthreshold Swing in Monolayer MoS2 Top-Gate nFETs with Scaled EOT of 1 nm,” T-E Lee and Y-C Su et al, TSMC/National Yang Ming Chiao Tung University/National Applied Research Laboratories.
  
• Paper #34.5, “First Demonstration of GAA Monolayer-MoS2 Nanosheet nFET with 410 μA/μm ID at 1V VD at 40nm Gate Length,” Y-Y. Chung et al, TSMC/National Yang Ming Chiao Tung University/National Applied Research Laboratories Taiwan
  
• Paper #28.1, “Computational Screening and Multiscale Simulation of Barrier-Free Contacts for 2D Semiconductor pFETs,” N. Yang et al, TSMC/Penn State Univ./Univ. Florida/Tohoku Univ./Rice Univ./Texas A&M Univ.
  
  

此外，TSMC 的另一支团队也成功开发出在环绕式闸极（GAA） 架构下的奈米薄板（nanosheet）二维晶体管。

其闸极长度 40nm，电流密度 ~410 μA/μm at 1V，二维材料厚度 ~0.7nm。

整体来说，其电流通道的控制能力更好，驱动电流更大，并且可以更自由的设计各种元件宽度，而且可透过多层二维材料来提高驱动电流。

=>   GAA  

人类 IC 工艺已经往 2~3nm ..