可编程分频器疑问

497514980 · 发表于 2022-10-20 10:57:01

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如图的可编程分频器，1、分频输出到底应该从那个地方引出，不同文献好像标出的Fout位置不一样。2、我以Fout作为输出，输出的分频之后的波形占空比很小，高电平只有一个时钟周期，这样的波形会对SSPLL中的FLL环路的带死区的PFD的工作产生影响吗？仿真结果显示原本采用理想分频器能锁定，换成2/3分频单元链可编程分频器之后PFD不能正常工作了。

497514980 · 发表于 2022-10-20 10:58:08

抱歉! 重复粘贴了一张图片

Daixishi1988215 · 发表于 2022-10-21 09:29:48

1、MMD的分频器如果不做特殊处理分频比范围是2^n~2^(n+1)-1，此时，mod信号都可以作为输出，只是每个mod信号的占空比和性能是不同的，可以仿真对比下，需要做折中选择，如果不好考虑，都做个mux设计，测试的时候再看看影响。
2、你现在这个是2000的paper拓展了MMD的分频比范围，做了逻辑的mod信号就不能当输出了，可能因为分频比切换，实际MMD级数发生变化，导致这些带逻辑的mod信号是固定值，其他没有逻辑的mod信号都可以当输出，类似前面讲的。
3、因为MMD结构的占空比选择你图中的Fout，占空比非常小，环路不锁可能是时序问题，也可以看下pfd部分的信号有什么异常。

Daixishi1988215 · 发表于 2022-10-21 09:30:45

可以去看看这篇paper：A 2.0–5.5 GHz Wide Bandwidth Ring-Based Digital Fractional-N PLL With Extended Range Multi-Modulus Divider

磐磬 · 发表于 2022-10-21 10:05:22

可以对MMD的输出时钟做脉冲宽度拓展，但是如果是用在SSPLL中的FLL的话，可以将PFD的两个输入信号都先/2处理，这样PFD的输入信号占空比都是50%了

497514980 · 发表于 2022-10-26 00:06:37

Daixishi1988215 发表于 2022-10-21 09:30
可以去看看这篇paper：A 2.0–5.5 GHz Wide Bandwidth Ring-Based Digital Fractional-N PLL With Extended ...

感谢感谢，学到了！

497514980 · 发表于 2022-10-26 00:08:40

磐磬发表于 2022-10-21 10:05
可以对MMD的输出时钟做脉冲宽度拓展，但是如果是用在SSPLL中的FLL的话，可以将PFD的两个输入信号都先/2处理 ...

没有太明白，先做/2处理为什么占空比可以都是50%, 朋友能细说一下吗

磐磬 · 发表于 2022-10-26 09:43:53

497514980 发表于 2022-10-26 00:08
没有太明白，先做/2处理为什么占空比可以都是50%, 朋友能细说一下吗

除2电路的输出高电平时间是输入的一个周期，低电平时间也是输入的一周期，那就是占空比为50%了啊

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