是按照刘春成的set and down逻辑做的12Bit的理想SAR ADC，但是clkc和valid时钟波形刚好相反，比较器输入端电平切换也很离谱。。。。。CNBI是比较器的负端输入，CPBI是比较器的正端输入，CLKC是比较器的时钟，下降沿进行比较，VALID和CLKC应该按照逻辑是一样的波形，D触发器是CLKS为高电平时将输出Q置为0，VALID为高时将D传递给Q端，比较器是在CLKC为下降沿开始比较，输出的ON和OP一个为0一个为1，上升沿时将OP和ON置为0，在Veriloga中将op和on的初始值设置为1了。请问大佬我这波形是哪里的问题啊？
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发表于 2022-10-16 14:04:48
