两个库中同名module的引用问题

freemanhans

各位大佬有没有遇到过同名module的冲突问题？
假设我这里有两个sv文件lib100.sv和lib500.sv，lib100中有两个模块i100和a1，lib500中有两个模块i500和a1。i100和i500模块内部都实例化了a1
由于是其他公司提供的ip，所以a1的名字不能更改，目前我需要i100实例化的是lib100.sv中的a1，i500实例化的是lib500.sv中的a1，但是我发现只有一个文件中的a1会被例化。
如果两个a1的内容相同就无所谓了，但是两个a1内容并不相同，想问问各位大佬这种情况如何应对？如何才能让两个文件中的a1都被引用？

WLAN678

先编译其中一部分，生成电路，然后电路替换代码，可行么？

zzj0329

filelist必须同时加两个文件么，如非必须，选择性的加入一个文件即可。
如果是必须的，那么文件里面用`ifdef `define `endif的字段来做选择性

freemanhans

zzj0329 发表于 2022-10-12 11:52
filelist必须同时加两个文件么，如非必须，选择性的加入一个文件即可。
如果是必须的，那么文件里面用`ifde ...

但是两个文件是同时需要的，如果两个a1完全相同就没问题了，关键是端口都不一样。而且是个ip，还不能修改内部代码

freemanhans

WLAN678 发表于 2022-10-11 10:06
先编译其中一部分，生成电路，然后电路替换代码，可行么？

这个如何实现啊

dullman

你是在仿真中，还是综合中遇到的问题？
如果是在仿真中遇到的问题，QuestaSim/ModelSim是有解决办法的；摘抄如下：



各类不同工具的解决方法肯定都不一样。但类似的问题应该是都有考虑的，需要认真研究工具的说明文档。

WLAN678

freemanhans 发表于 2022-10-13 17:23
这个如何实现啊

不同编译器肯定方式不一样，这种方法我之前看到前同事用vivado实现过。我自己没用过

freemanhans

dullman 发表于 2022-10-14 08:54
你是在仿真中，还是综合中遇到的问题？
如果是在仿真中遇到的问题，QuestaSim/ModelSim是有解决办法的；摘 ...

谢谢你的回答，是综合中用到的ip

xiaoshayu

vcs  libmap  

murphy522

可以先将其各自综合为网表，再用不同的名字标记到整个工程中。