求助求助 40纳米工艺的LVS问题

jiangbo321 · 发表于 2022-9-29 09:52:48

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刚入行的一位小白，望各位大神指点一下这个ERC问题 LVS跑过了第一张图点亮的是全部dumy器件的GT 第二张就是器件GT超出AA的部分还有一部分孔完全不知道出错在什么地方不知道从哪儿改

江湖智慧 · 发表于 2022-9-29 10:34:23

spare cell gate悬空了？

周末不上班 · 发表于 2022-9-29 11:05:36

core系管子的gate不能直接接vdd/vss，应该接tieh/tiel

jiangbo321 · 发表于 2022-9-29 11:18:01

周末不上班发表于 2022-9-29 11:05
core系管子的gate不能直接接vdd/vss，应该接tieh/tiel

谢谢!tieh/tiel是什么？dumy器件不是应该源漏栅短接电源或地就可以了吗？搞不清楚这个问题是怎么来的，有时候有有时候没有

note30933 · 发表于 2022-9-29 11:25:51

顶一下

周末不上班 · 发表于 2022-9-29 11:28:40

jiangbo321 发表于 2022-9-29 11:18
谢谢!tieh/tiel是什么？dumy器件不是应该源漏栅短接电源或地就可以了吗？搞不清楚这个问题是怎么来的，有 ...

正常3.3v mos dummy接vdd/vss是可以的，1.1v的接就会报这个erc的error。至于tieh，就是pmos的栅极接nmos的栅极和漏极，漏极做输出。这个输出接到pmos dummy的栅极是不会有这个erc error的。同理，tiel就是反过来把nmos的漏极做输出，接nmos的栅极。

jiangbo321 · 发表于 2022-9-29 12:26:01

周末不上班发表于 2022-9-29 11:28
正常3.3v mos dummy接vdd/vss是可以的，1.1v的接就会报这个erc的error。至于tieh，就是pmos的栅极接nmos ...

忏愧看不明白不过谢谢！！！！！！！！！

ncash0933 · 发表于 2022-9-29 13:26:08

jiangbo321 发表于 2022-9-29 12:26
忏愧看不明白不过谢谢！！！！！！！！！

参考https://teamvlsi.com/2021/08/tie-cells-in-physical-design.html

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