Verilog层级引用（hierarchical reference）有没有可综合的情况？

Topiler · 发表于 2022-9-27 17:48:36

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本帖最后由 Topiler 于 2022-9-28 11:13 编辑

请问一下，Verilog的层级引用可综合吗？是否存在可综合的情况？
个人认为，引用的目标位于本模块（或scope）就还是可以综合的。
但现在看到一份IP的顶层模块中有大量的assign语句使用层级引用来获取子模块内信号的值，而且VCS和Vivado是可以跑完的。
不知道这是什么原因，有前辈大佬解释一下吗？谢谢！

Topiler · 发表于 2022-9-27 17:56:02

本帖最后由 Topiler 于 2022-9-28 11:15 编辑

通常我们仅在tb中使用层级引用，现在突然在RTL中见到层级引用。。。

xiaoxiaochen · 发表于 2022-10-2 04:06:50

层级引用可综合但有很多限制

1. 传递到模块的SV接口(interface)下的信号, 可以使用层级引用并被规范接受
2. 但如果接口下的接口 (nested interface) 那某些综合工具不行
3. 某些综合工具可以使用模块内的层级引用
4. 但如果信号在 "generate" scope 下, 很少工具会接受
5. 除此之外，使用编译时层级引用参数 (compiled-time hierarchical referenced parameters/localparams) 是被规范禁止的但Vivado允许

所以，很多相互冲突的规则和限制，我个人的做法是尽可能避免它

Topiler · 发表于 2022-10-8 19:22:41

xiaoxiaochen 发表于 2022-10-2 04:06
层级引用可综合但有很多限制

1. 传递到模块的SV接口(interface)下的信号, 可以使用层级引用并被规范接受

学习了，感谢大佬

[讨论] Verilog层级引用（hierarchical reference）有没有可综合的情况？

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