如何仿真 PLL的线性度

IC2019 · 发表于 2022-9-27 10:17:23

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PLL 的 PFD+CP线性度如何仿真？

pzp999555 · 发表于 2022-9-27 15:50:31

给不同的延迟时间，检测up与dn之间的时间差，以延迟时间为横坐标，以up与dn之间的时间差为纵坐标就可以了

IC2019 · 发表于 2022-9-27 20:34:11

好的，谢谢

IC2019 · 发表于 2022-10-25 09:59:43

PLL的线性度如何优化呢？

磐磬 · 发表于 2022-10-25 10:26:51

PLL的线性度你是指什么呢？如果是PFDCP的线性度的话，指的是PFD的输入相差到CP的输出电荷直接的关系。楼上说的up和dn的时间差与PFD的输入相差之间的关系是纯逻辑实现的，几乎不会受非理想因素影响，都是线性的。而CP的输出电荷会受到时钟馈通，charge share以及charge injection等非理想因素影响，导致PFDCP的非线性。

IC2019 · 发表于 2022-10-26 11:02:21

磐磬发表于 2022-10-25 10:26
PLL的线性度你是指什么呢？如果是PFDCP的线性度的话，指的是PFD的输入相差到CP的输出电荷直接的关系。楼上 ...

就是PFD+CP的非线性，Iout 输出的上升沿和下降沿有电流过冲，所以导致非线性，现在如何解决这个问题呢？

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