版图跑DRC出现floating gate的问题

Issac_Wang · 发表于 2022-9-21 10:17:40

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本帖最后由 Issac_Wang 于 2022-9-21 10:22 编辑

差分管的版图，中间的栅极都有打孔金属连接，但是还是报这个错误。而且不是每一个差分管的栅极都有，这是为什么？

Issac_Wang · 发表于 2022-9-21 10:19:12

本帖最后由 Issac_Wang 于 2022-9-21 10:24 编辑

黄色高亮的是有问题的，是8个
就算有错误不应该是上下共20个都有吗？

chenju2121 · 发表于 2022-9-21 10:45:27

一般来说gate没有接到OD 或者pin 上，rule都认为是floating

李幕白 · 发表于 2022-9-21 10:58:45

是的了，上面说的没错，你可以检查一下两个差分输入管的GATE端的输入端口打的label是不是打对了。

IC_hurt · 发表于 2022-9-21 11:26:30

李幕白发表于 2022-9-21 10:58
是的了，上面说的没错，你可以检查一下两个差分输入管的GATE端的输入端口打的label是不是打对了。 ...

为什么我lvs也过了，还是有这个错，也打pin了，只是没跟外界的模块接线，

李幕白 · 发表于 2022-9-21 11:38:21

IC_hurt 发表于 2022-9-21 11:26
为什么我lvs也过了，还是有这个错，也打pin了，只是没跟外界的模块接线，

...

先去问问电路，跟他说你LVS过了这个版图是根据你电路图来画的出现了这个问题。

note30933 · 发表于 2022-9-21 13:26:15

false error

Issac_Wang · 发表于 2022-9-21 13:36:15

chenju2121 发表于 2022-9-21 10:45
一般来说gate没有接到OD 或者pin 上，rule都认为是floating

应该是栅极没有连接东西导致的，我把他接到总体的lay里就没有了，感谢两位

Issac_Wang · 发表于 2022-9-21 13:37:33

李幕白发表于 2022-9-21 10:58
是的了，上面说的没错，你可以检查一下两个差分输入管的GATE端的输入端口打的label是不是打对了。 ...

单独把差分管拉出来画了，没打label，也没连出去。感谢感谢

ncash0933 · 发表于 2022-9-21 14:15:52

顶一下

[求助] 版图跑DRC出现floating gate的问题