如何使用VCS连续跑两个case，且跑出来的case覆盖率可以合并

zhuxi522

目前有这样一个问题，我用VCS跑了两个case(使用verilog编写的），两个case生成了两个名字一样的覆盖率文件simv.vdb，我将两个覆盖率文件（simv.vdb）合并的时候提示我两个设计不一致，经过分析是因为我两个case是独立跑的，这种情况覆盖率无法合并，必须编译一次，仿真两次，把编译和仿真分开跑。但我不会怎么操作，我是这样写的makefile文件，请高手指点应该怎么写才能让次覆盖率可以顺利合并在一起？
1、  vcs  tb1.v tb2.v rtl.v  +v2k -full64 -debug_acc+all +vcd+vcdpluson -cm line+cond+tgl+branch+assert   //第一步：编译。tb1.v和tb2.v是两个case，rtl.v是rtl代码
2、  ./simv   //第二步，运行仿真，这里好像不对，只能产生一个simv.vdb，无法产生两个simv.vdb
3、  urg -full64 -f ./cov.f  -dbname merged.vdb   //合并覆盖率，其中cov.f是tb1和tb2生成的simv.vdb,这里也不，因为只有1个覆盖率文件
4、  verdi -cov merged.vdb                              //打开合并后的覆盖率文件，这里也不对，因为上面不对下面也生成不了

笃定

只要保证跑这两个case的时候RTL没有任何改动就行，两个覆盖率文件生成在不同的路径下，就可以merge了；应该不是分一步（有-R参数）还是两步的问题
如果只想收集DUT的coverage（显然你这里tb1和tb2作为tb_top代码不一样），写一个文件dut_code_cov.cm_hier(里面就写只收集DUT, 比如：+tree tb_top.dut)
在第一个folder下执行：
vcs tb1.v rtl.v  +v2k -full64 -debug_acc+all +vcd+vcdpluson -cm line+cond+tgl+branch+assert -R -cm_hier dut_code_cov.cm_hier
换个folder-xxx，再执行
vcs xxx/tb2.v xxx/rtl.v  +v2k -full64 -debug_acc+all +vcd+vcdpluson -cm line+cond+tgl+branch+assert -R -cm_hier dut_code_cov.cm_hier


然后merge两个folder下的simv.vdb就行了