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[求助] VCS仿真,delay打拍前后数据1bit错误

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发表于 2022-9-19 10:29:29 | 显示全部楼层 |阅读模式

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本帖最后由 zhangning029 于 2022-9-22 11:21 编辑

有时候仿真的时候会遇到一个问题,
always @(posedge clk or negedge rstn) begin
    if (!rstn)
       cnt_32<=0;
    else begin
      if(start_rd)begin
         cnt_32 <= cnt_32+1;
      end
    end
end

assign  a=rd_data>>cnt_32;
rd_data是从RAM读出来的数据。
always @(posedge clk or negedge rstn) begin
    if (!rstn)
       b<=0;
    else begin
      if(start_rd)begin
          b<=a;
      end
    end
end
第一个信号是start_rd
第二个信号是a
第三个信号是b
第四个信号是clk

可以明显看到a打拍到b,有1bit的错误。

                               
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屏幕截图 2022-09-19 102712.png

当前VCS仿真选项也添加了notimingcheck选项,不清楚为什么会有这个问题。

打拍前后出现了



发表于 2022-9-19 19:34:13 | 显示全部楼层
是不是仿真器版本的问题
发表于 2022-9-19 20:25:27 | 显示全部楼层
问题没有描述清楚?没有看出什么问题
发表于 2022-9-20 17:20:52 | 显示全部楼层
确实问题不够清楚,可以把波形截图完整一点,让大家看到信号名,然后再把问题说清楚。
发表于 2022-9-22 09:11:55 | 显示全部楼层
加 delay 如下, 試試

if(start_rd)begin
          b<= #1 a;
end
 楼主| 发表于 2022-9-22 11:19:29 | 显示全部楼层


kuolifeng 发表于 2022-9-22 09:11
加 delay 如下, 試試

if(start_rd)begin


ASIC里面是不能加这个的吧
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