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查看: 3250|回复: 1

[求助] *Error* eval: unbound variable - simVerilogAmsCompileVAAsVAMS

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kaiens
发表于 2022-9-15 15:45:12 | 显示全部楼层 |阅读模式

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大佬们，我的仿真器突然不能仿真带有VerilogA器件的schematic了，报错在图中红色框和红线上。这种需要怎样解决？我采用的方法：重新生成一个verilogA模块也没有用，跑我同事的电路也没有用，都有这种报错。是哪里有问题？需要怎么改。之前很正常的都能用。

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kaiens
 楼主| 发表于 2022-9-15 16:31:50 | 显示全部楼层
已解决，我直接重启terminal后，再次打开就可以了，这个VNC服务器可能经常犯毛病。
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