模拟电路产生的时钟接上数字模块被拉低

大叔想学ADC · 发表于 2022-9-9 17:34:39

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请教各位，模拟电路产生的时钟给到数字模块后，时钟电平被拉低且失真，可能的原因是什么呢？时钟如上两图

黄瑞 · 发表于 2022-9-9 17:44:18

是否是因为你的模拟输出的驱动能力不足？你可以检查下

南城花已开 · 发表于 2022-9-9 19:36:44

检查下模拟模块的驱动能力，还有模拟信号有没有实际输入到数字模块中

freehero · 发表于 2022-9-11 17:51:29

数字模块接电源了吗？

cmh1430 · 发表于 2022-9-26 12:10:05

想请问一下模拟电路怎么产生这样的时钟？输入信号又是？

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