verilog的if语句

404_not_found

clk_self上升沿(spi_clk一直是0)，always触发，本意执行第一个赋值，但在电路仿真中落在图中标黑部分(verilog仿真正常)。
针对描述问题如何解释，解决？
求大佬指点（之前相同内容的发错了）

shadoww

我的观点是，你在时钟上升沿的时刻判断时钟上升沿本身，这个时钟信号在这里不能确定的知道它是0还是1，所以无法作为判断条件。

404_not_found

shadoww 发表于 2022-8-26 16:52
我的观点是，你在时钟上升沿的时刻判断时钟上升沿本身，这个时钟信号在这里不能确定的知道它是0还是1，所以 ...

上升沿触发，此时该信号不应该确定是1吗

shadoww

404_not_found 发表于 2022-8-26 16:57
上升沿触发，此时该信号不应该确定是1吗

从电路的角度去理解，clk信号参与的逻辑传到触发器D端的时候，根据后端处理情况（插入buffer位置、数量不同）不同，是0是1都有可能。为了满足setup time或者hold time，让D端在clk上升沿前后都稳定一段时间，后端会往线上插buffer，可以理解为延迟了信号的传输。
如果往D链路上插buffer，就是这样，那你看到的是0


如果往clk链路上插buffer，就是这样，那你看到的是1


另外，时钟信号我记得是不能作为逻辑去用的。

失重wlq

这代码很辣眼睛啊，感觉还是写软件的思维。时钟触发的always里又去把时钟信号当做组合逻辑输入去判断，这个时序得被玩死。reset信号能这么写是因为reset信号这样固定式的表达，综合工具可以理解，知道你是想表达异步低电平复位，时钟信号我是没见过这么搞得，综合工具是把组合逻辑的时钟输入相对于触发器时钟触发端往前挪避开setup好呢，还是往后挪避开hold好呢，这两种综合出来的结果完全相反，往前挪那么触发器时钟触发的时候判断组合逻辑时钟信号是高电平，可能和你想要的结果一样，往后挪判断组合逻辑时钟信号是低电平，就和图上的仿真结果一样了，仿真工具估计也挺为难的，后端修时序的人看了也怀疑人生

404_not_found

shadoww 发表于 2022-8-26 17:06
从电路的角度去理解，clk信号参与的逻辑传到触发器D端的时候，根据后端处理情况（插入buffer位置、数量不 ...

学习了学习了

404_not_found

失重wlq 发表于 2022-8-26 17:08
这代码很辣眼睛啊，感觉还是写软件的思维。时钟触发的always里又去把时钟信号当做组合逻辑输入去判断，这个 ...

受教了，一直用软件思维写硬件，看来还有很长的路要走

shadoww

如果要实现你的功能，我认为应该要把clk_self_en和spi_clk_en拿进来用。

404_not_found

shadoww 发表于 2022-8-26 18:01
如果要实现你的功能，我认为应该要把clk_self_en和spi_clk_en拿进来用。

感谢感谢，已采纳，问题解决了

zqdc

IC设计的代码这样写，感觉对IC设计基本时序要求相关的基础都没有理解透。目标不只是仿真通过，这样子整会出大问题的。代码仿真的结果与流片回来的一致性很难保证，存在很大风险。代码流程管控中，加上代码风格检查及CDC检查吧。