hold违例问题

Han_aa

各位前辈，后端新手想求助一个关于hold time的问题。
我apr很多次，发现每次在cts后的timing都没有问题（setup和hold的时序都能MET），但一旦跑完route，就会出现violation，大多数都是setup violation能够修掉，但hold violation一直有，而且有时候下set_fix_hold指令，hold violation完全没有变化（path的delay完全没变）。
我的电路里面有2个clock，虽然是2分频的关系，但是我是把它们设成asynchronous的：set_clock_groups -asynchronous -group{clk} -group{clk_div2}。

拿一版举例（最终有violation）：
cts前的clock tree：

cts后的clock tree：


cts后的timing（hold）：

route后的timing（hold）：



奇怪的是之前有一版跑完CTS后，setup和hold都有violation，我直接放下去跑route，反而最终可以过（setup和hold最终都没有violation）。
跑的过的这一版：
cts前的clock tree：

cts后的clock tree：


cts后的timing（hold）：

route后的timing（hold）：


想请教一下这种情况一般要怎么去解决呢？或者大概知道是哪一步做的不好呢？
另外请问这样的skew合理吗？不太会判断到底多大的skew是可以往下做的。

superviky

pba打开可能就会好很多

lijiasen.xy

我看你这个设计没有设置clock encertainty是吗，是不是可以考虑在前期就设置上，后面到route再去掉，可以在前期把这个margin留出来就好了

Han_aa

superviky 发表于 2022-8-19 10:32
pba打开可能就会好很多

谢谢建议~pba没有尝试做过，我学习一下。不过这次可能来不及尝试pba，想知道有什么办法可以试着救一下吗？我同学的经验是不行就重跑，直到ok，感觉太薛定谔了。。。

Han_aa

lijiasen.xy 发表于 2022-8-19 10:32
我看你这个设计没有设置clock encertainty是吗，是不是可以考虑在前期就设置上，后面到route再去掉，可以在 ...

我有设置uncertainty，但是只是setup部分而已：set_clock_uncertainty -setup 0.2 [get_clocks clk]
set_clock_uncertainty -setup 0.4 [get_clocks clk_div2]
route后面没有去掉uncertainty，没有hold的uncertainty，需要去掉吗？
另外去掉的方法是不是直接sdc注解掉？还是ICC里面下command呢？

谢谢你的解答~

superviky

Han_aa 发表于 2022-8-19 10:41
谢谢建议~pba没有尝试做过，我学习一下。不过这次可能来不及尝试pba，想知道有什么办法可以试着救一下吗 ...

3楼的建议就可以，重跑没啥区别，无非是clock tree会略有有点差别，但对violation来说影响没那么大

lygrc

你cts后，clock tree有走线吗，是在route阶段和signal线一起走？从你上面图上看是cts之后clock tree差别大，cell lib hold time也变大（与trans和阈值相关），说明绕线前和后预估走线和实际走线差别大，绕线前没global route过吗

Han_aa

superviky 发表于 2022-8-19 10:51
3楼的建议就可以，重跑没啥区别，无非是clock tree会略有有点差别，但对violation来说影响没那么大
...

好的，我试一下先加上hold time的uncertainty再去掉。谢谢解答~

Han_aa

lygrc 发表于 2022-8-19 10:53
你cts后，clock tree有走线吗，是在route阶段和signal线一起走？从你上面图上看是cts之后clock tree差别大 ...

谢谢解答，我CTS后route有先route_zrt_group -all_clock_nets 再 route_zrt_auto