UPF设计中Formality对于Retention Register比对老是过不了

三岁就十分拽 · 发表于 2022-8-9 13:04:42

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小弟第一次做UPF设计。目前门级仿真、网表的VCLP检查已通过，但是Formality老是过不了，究其原因可能是Retention Register比对出错。

资料上说是需要对Retention Register进行特殊处理，大概如下：

“If you are mapping to retention registers in your design, you need to replace thetechnology library models of those cells with Verilog simulation models for Formality verification.”

请问有哪位大哥愿意指导一下呢

A1985 · 发表于 2022-8-10 10:36:18

不是写着请用仿真模型替代

三岁就十分拽 · 发表于 2022-8-10 10:49:57

A1985 发表于 2022-8-10 10:36
不是写着请用仿真模型替代

替代了的。

read_verilog -i -technology_library /mnt/nfs/nas/pdk/UMC40/G-01-LOGIC_MIXED_MODE40N-LP-DSM-UPDATE/IP/G-9LD-LOGIC_MIXED_MODE40N-LP_UMK40LSCLP11L7BH-LIBRARY_DESIGN_KIT-Ver.A02_PB/verilog/uk40lsclp11l7bh_sdf30.v

加了这句了还是不行