求助大家，在没有REFER MODEL的情况下该怎么进行CASE的验证

ds981016

如题，由于我刚接触UVM不知道怎么写REFER MODEL，查看很多论文搭建的UVM平台都是使用REFER MODEL的做法，求助大家在不使用REFER MODEL的情况下怎么进行对比验证，有这个可能性吗

seabeam

分两种情况，一种是很难写出来，一种是你不会写，作为新人你大概率是第二种。不用uvm你用systemverilog甚至c写都一样。最重要的是不要畏难就不去做了，你要干这一行躲不掉的，再难也得上。

qsh123_123

就是说你想不自己写DUT的行为功能模型来验证DUT的正确性？不自己手写reference model其实往往会让验证核心的随机验证大大降低存在意义。的确有一些方法可以达到部分目标，例如：
1，输入输出采用文本比对。就是你monitor从DUT的输入和输出采集到的结果，直接保存成数据文本（毕竟是数字电路，接口上的二进制数据一定可以保存成成txt格式），或者类似于数据码流一样的格式；有了输入/输出的数据文本就有很多替代手段了，假如验证dut本身有可以校验的数学模型（如matlab/C算法模型），那丢到这类数学模型上进行正确性校验，也能进行当前testcase的单次输入输出的验证。这里面最大的问题是，一旦你需要大量的随机化测试不同的输入输出的testcase的计算结果的时候，就需要来回进行文本的输入输出和其他平台的数学模型调用，会极大地增加人力成本和时间成本。
2，加入其他高级语言接口（DPI/VPI），让算法团队给你提供其他高级语言（一般是C/C++语言）的函数入口，通过大量的封装和调用算法提供的function/task的DPI/VPI来代替手写sv参考模型。这里面相当于，让算法团队帮你写了reference model，但是，DPI/VPI的接口需要验证团队配合算法团队一起构造的——毕竟算法的人大多不懂Systemverilog，中间出了问题大概率还需要大量的跨语言调试过程，一边调试SV一边调试C/C++是常有的事。假如不是算法特别庞大，或者算法已经提前ready了，很多时候用这种方式的效率其实还不如直接自己用SV手写一次。当然，有不少的IC设计在进行RTL设计之前会有大量的算法验证的话，那用这种方式来核心算法的参考模型还是很不错的选择。但这种情况是因为算法已经经过大量测试了，比验证刚新鲜出炉写出来的参考模型要golden所以才采用——这不是为了给验证偷懒/畏难而做出的替代选择，是为了降低风险。

最后，验证要考虑的是用哪种验证方案/验证手段更有利于发现和定位bug，降低整体风险，这离不开自身的代码能力。因为接触得少而躲避自己写代码，并以此来选择验证方案的话，这跟验证的初衷是背离的。有意识地提高自己的代码能力，让自己有更多的验证手段和方案选择，才是正道，别走歪了。记住，我们不是为了写代码而搭建验证环境和方案，也不是为了不写代码而选择验证环境和方案，而是为了降低IC的风险，以及在发现风险和问题时更便利地定位问题所在。

ds981016

qsh123_123 发表于 2022-8-10 15:13
就是说你想不自己写DUT的行为功能模型来验证DUT的正确性？不自己手写reference model其实往往会让验证核心 ...

再次感谢您回帖帮我解答问题，两个问题解答了我很多疑惑，还是需要继续提升自己，向您学习！感谢您！