cadence后仿真网表文件

脑袋空空小白菜 · 发表于 2022-8-9 10:40:22

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本帖最后由脑袋空空小白菜于 2022-8-9 10:52 编辑

打算后仿真时，寄生网表文件端口是这几个

input.scs的端口显示这样

请问是哪里有问题吗

脑袋空空小白菜 · 发表于 2022-8-9 10:46:20

输出文件端口显示的是内部电路端口名，网表文件里面的是symbol的端口，

这种要怎么解决呀

xuwenwei · 发表于 2022-8-9 10:55:51

不会打，一般后仿的netlist和前仿的netlist 端口应该是一样最多顺序或者命名不一样你要根据后仿抽取版图去抽取你的前仿电路你这两个截图 cell 完全不对应啊一个是LVR 一个是INV_50 你要找到后仿的最上层的cell的 net
你找个前辈问一下更快

脑袋空空小白菜 · 发表于 2022-8-9 11:00:12

xuwenwei 发表于 2022-8-9 10:55
不会打，一般后仿的netlist和前仿的netlist 端口应该是一样最多顺序或者命名不一样你要根据后仿抽取版图 ...

它这个后仿对应的symbol，前仿是内部电路的端口，这样的话是需要把前仿跟后仿对应起来吗

xuwenwei · 发表于 2022-8-9 13:15:48

本帖最后由 xuwenwei 于 2022-8-9 13:17 编辑

脑袋空空小白菜发表于 2022-8-9 11:00
它这个后仿对应的symbol，前仿是内部电路的端口，这样的话是需要把前仿跟后仿对应起来吗
...

抽取后仿的时候是需要做LVS的 LVS就是电路和版图对比的工具，这个LVS的电路就应该是你前仿需要抽取的netlist端口。看你后仿抽取的LVS这个电路，如果你只仿真这个LVS电路，不用搞前放的netlist了，如果你需要把这个抽取的LVS电路放在你前仿电路中某一块才需要前仿再弄一个netlist。后仿 topcell的net端口是在一开始，前仿的netlist端口是在最下面，你要会看netlist的，明显你图中前仿标注的是你电路中反相器的netlsit，你拖到最下面就会有和后仿抽取的netlist差不多的端口了

脑袋空空小白菜 · 发表于 2022-8-9 13:20:48

xuwenwei 发表于 2022-8-9 13:15
抽取后仿的时候是需要做LVS的 LVS就是电路和版图对比的工具，这个LVS的电路就应该是你前仿需要抽取的netl ...

嗯嗯感谢回复我去看看

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