关于SAR logic的讨论

hijackly · 发表于 2022-8-4 16:35:21

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上图是一个经典的单端SAR ADC的SAR Logic电路

其中当RST=“1”时候，D7=“1” ， D6~D0都是“0”，此时如果CLK的上升沿来的时候，根据比较器的结果来确定D7是保持“1" 还是”0“。
有几个问题，想请教各位做过SAR ADC的前辈：
（1）RST信号是否就是Sample信号？如果RST就是Sample信号，问题就是采样的时候，因此D7=”1“ ，就有MSB 电容的一端就接”VREF“ ？如果下极板采样，那么等于采样开关和”VREF“的开关同时导通了.....; D7后面到开关是否有其他的逻辑？
（2）如果RST信号是Sample信号，并且占一个时钟周期。可能出现由于延迟原因，RST释放的时候（CLK的上升沿刚过去），需要延迟一个时钟周期才可以输出CMP的结果的情形。
想了解下实际电路中是如何解决这个问题的。谢谢

xuwenwei · 发表于 2022-8-4 16:55:52

新人回答，这里看D7产生的DFF，里面既有SET也有CLR，如果优先级是CLR大于SET的话，那么RST为1的时候从最下面一排来看，D7为0，当RST变低的时候D7就会变高进入比较环节

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