SAR ADC的CDAC阵列进行分段时，高低位电容阵列都采样与只在高位阵列进行采样有什么区别

NANYIDU · 发表于 2022-8-2 09:36:28

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如题，在进行电容分段后，分为了LSB段和MSB段，几乎所有文章都只在MSB段进行采样，但并没有详细解释。请问为什么在进行分段之后就不进行全采样了呢？全采样就没有自己的优势吗？

feynmancgz · 发表于 2022-8-2 16:04:56

我没理解你想说啥。第一次听说SAR不需要全采样，唯一见过的不需要直接采样到CDAC array的结构是charge sharing，凡是charge redistribution都是要全采样的。还是你说的是那种带attenuation cap array结构的？那种也不是没采样啊，只不过有个cap做ac couple到LSB上了，还是要采样啊。

feynmancgz · 发表于 2022-8-2 16:13:30

难道你说的是为啥不直接采到ac couple完了之后的LSB上 (如下图）？那你觉得有了ac couple之后，直接采样到LSB cap的意义在哪里？中间那个AC cap上的charge为0 ？但为啥他一定要为0 ？

ZZW_semic · 发表于 2022-8-2 16:25:48

仅MSB采样是为了降低输入信号看到的电容，从而提高速度。因为LSB所占权重很低，对gain error的影响不是很大，且是确定值，而且不影响ADC的线性度，应用的时候补回来就行。

NANYIDU · 发表于 2022-8-3 14:11:37

feynmancgz 发表于 2022-8-2 16:13
难道你说的是为啥不直接采到ac couple完了之后的LSB上 (如下图）？那你觉得有了ac couple之后，直接采样到L ...

拿我看到的一个图来举例，这里的分段CDAC还带了冗余电容用于校正。这里的采样只停留在权重最高的5位电容和第5位的冗余位电容上，而不是对所有的电容都进行采样，因为冗余电容的存在，这样采样也不会产生很大的增益误差。但为什么不对所有的电容都采样呢？我明白全部采样会增加采样开关的数量，还会减慢充电的速度，有很多劣势。但是全部采样没有自己的优势可言吗？

NANYIDU · 发表于 2022-8-3 14:17:11

ZZW_semic 发表于 2022-8-2 16:25
仅MSB采样是为了降低输入信号看到的电容，从而提高速度。因为LSB所占权重很低，对gain error的影响不是很大 ...

所以如果非要全部在MSB和LSB都采样，优势就仅仅是不会影响增益误差。如果我在MSB阵列中专门加一个权重等效于LSB阵列的电容的话，消除这部分对增益误差的影响，就彻底没有在LSB段进行采样的必要了吗？

LVSP_AnalogIC · 发表于 2022-8-3 16:44:01

NANYIDU 发表于 2022-8-3 14:11
拿我看到的一个图来举例，这里的分段CDAC还带了冗余电容用于校正。这里的采样只停留在权重最高的5位电容 ...

请问这是哪篇论文的内容

NANYIDU · 发表于 2022-8-4 08:55:52

LVSP_AnalogIC 发表于 2022-8-3 16:44
请问这是哪篇论文的内容

电子科大的一篇硕士论文。《高精度逐次逼近型模数转换器关键性技术》作者雷鹏

Jr_ong · 发表于 2024-5-13 16:11:31

请问楼主现在清楚这个问题了吗?我现在也有同样的疑问

[求助] SAR ADC的CDAC阵列进行分段时，高低位电容阵列都采样与只在高位阵列进行采样有什么区别

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