BJT ESD 保护电路

lhp488 · 发表于 2022-7-26 12:55:13

平常的BC结击穿后，空穴电流会流经基极和发射极，使基极-发射极上产生压降，从而使管子导通，并形成电流泄放通路；但图中这个结构，他是怎么形成电流泄放通路的，又是怎么钳住电压的，有没有大佬教一下，最好能提供一下相关资料，谢谢了

u12u34 · 发表于 2022-7-26 12:55:14

ESD测试的时候芯片是不上电的而且测试的MK2基台有两根针扎在不同的PAD上测试ESD性能。所以针对上面那个结构要从正常工作；PAD-GND；PAD—VDD；GND-PAD；VDD-PAD，这五种情况分析。
1.正常工作时，NPN管的基级接地，只要VDD电压小于Break Down Voltage就不会影响正常工作。同理，在没有地弹的情况下，PNP管也不会导通。PAD正常工作。
2.PAD-GND的ESD测试时，PAD接正，GND接地，其余引脚悬空，灌电流。ESD电流很强，一定会击穿PNP的E-B结，反映到TLP曲线上为一次击穿点，之后雪崩载流子会赋予B一个电位，PNP导通，TLP上这个电压叫trigger Voltage。然后三极管开始snap-back，此时的ESD的漂移电流就会取代雪崩击穿电流，导电机制的变化会形成负阻效应，反映到TLP上就是SNAP-BACK，当导电载流子完全是漂移载流子后，对应的TLP电压为Holding Voltage。此时说明整个器件的三极管完全打开，此时的Holding Voltage就是钳位电压。这种涉及到导电机制变化的器件统称为SNAP-BACK器件，不过我们一般把snap-back器件的钳位电压称为Holding Voltage，钳位电压一般指的是二极管这种非snap-back器件的导通电压。
3.PAD-VDD，测试情况同上，PAD接正，VDD接负。此时PAD到VDD就不会走上面的NPN管了，因为下方的PNP中E-B存在一个寄生二极管，此寄生二极管会打开，ESD会走这个寄生二极管，要走上面的NPN会设计到结击穿，ESD击穿前就从下面这个寄生二极管全走了。
4.GND-PAD，GND接正，PAD接负。此时上面的NPN中，GND接的B，PAD接E，这个寄生二极管导通，形成导电通路。
5.VDD-PAD，VDD接正，PAD接负。此时上面的NPN会发生snap-back，ESD电流先击穿NPN中的C-B结，然后trigger Voltage，然后holding Voltage。
所以整个结构中 PAD-GND ，VDD-PAD会出现SNAP-BACK特性。因为SNAP-BACK型器件的trigger Voltage普遍较大，正常工作时，只要PAD和VDD的电压小于器件本身的Trigger Voltage 整个ESD电路就不会启动，对正常工作没影响。而PAD-VDD和GND-PAD是二极管特性，此时的钳位电压就是该寄生二极管的导通电压。从ESD设计上看，该PAD的电压不会大于VDD，且该PAD不会存在负电压输入，这种情况下，PAD-VDD，GND-PAD用寄生二极管就可以了。

我也只是从电路上进行了分析，真正的ESD分析还是要看版图，要关注写版图上的细节。
不得不说这个结构很巧妙。

lhp488 · 发表于 2022-7-26 13:34:56

对了，顺便作个补充，图二是ESD保护电路结构，连着电阻的那一级是主保护网络，用于泄放电流，没连电阻那一级是次保护网络，用于钳住电压，而当用HMB模型去测的时候，电流是从主保护网络的Q7管发射极—衬底的路径泄放的，大部分电流都从衬底流出去了。

MicroEpzc · 发表于 2022-7-27 10:04:30

钳位的那个第二级，是不是可以把BE的PN结看成常见的那两个到VDD、GND的钳位二极管？第一级应该也可以类似理解他的开启吧？

lhp488 · 发表于 2022-7-27 15:36:43

MicroEpzc 发表于 2022-7-27 10:04
钳位的那个第二级，是不是可以把BE的PN结看成常见的那两个到VDD、GND的钳位二极管？第一级应该也可以类似理 ...

他这个钳位不是跟普通常用结构那样用维持电压来钳的么？那这样说就很模糊了啊。

MicroEpzc · 发表于 2022-7-27 15:50:33

lhp488 发表于 2022-7-27 15:36
他这个钳位不是跟普通常用结构那样用维持电压来钳的么？那这样说就很模糊了啊。 ...

噢噢，应该是限位的作用，钳位是维持电压

玖君00 · 发表于 2022-10-18 16:57:57

u12u34 发表于 2022-8-24 17:44
ESD测试的时候芯片是不上电的而且测试的MK2基台有两根针扎在不同的PAD上测试ESD性能。所以针对上面那个结构 ...

请问一下，第五条VDD-PAD时，PNP的BE会不会击穿泄放？

u12u34 · 发表于 2022-10-19 10:58:03

玖君00 发表于 2022-10-18 16:57
请问一下，第五条VDD-PAD时，PNP的BE会不会击穿泄放？

有可能具体情况要从版图分析看一下器件结构和mask层还要结合一下PCM参数现在分析的只是一个初步分析。

玖君00 · 发表于 2022-10-19 13:41:31

u12u34 发表于 2022-10-19 10:58
有可能具体情况要从版图分析看一下器件结构和mask层还要结合一下PCM参数现在分析的只是一个初步分 ...

还有就是为什么不直接上面有B接VDD的pnp，下面用B接VSS的npn？这种结构在np接击穿之前还要先过一个diode，这部变相提高了Vt1？

u12u34 · 发表于 2022-10-19 15:16:38

玖君00 发表于 2022-10-19 13:41
还有就是为什么不直接上面有B接VDD的pnp，下面用B接VSS的npn？这种结构在np接击穿之前还要先过一个diode ...

这也是我困惑的地方常规都是GGNMOS 和GDPMOS的接法这种接法确实第一次见

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