GGMOS中的PMOS和NMOS个数能不一致吗？

cjjiang · 发表于 2022-7-22 11:43:00

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如题，NMOS的沟长比较长，PMOS窄，想利用好版图空间，能把PMOS个数增多吗？不行的话，会有什么问题？

castrader · 发表于 2022-7-22 13:30:28

印象中也就差0.1um吧，14根-16根就差出来不到2um，需要增加吗？

cjjiang · 发表于 2022-7-25 14:23:05

castrader 发表于 2022-7-22 13:30
印象中也就差0.1um吧，14根-16根就差出来不到2um，需要增加吗？

DRAIN端需要的间距不一样呀

castrader · 发表于 2022-7-25 14:47:51

这个我记得也差不多吧，反正各大厂的标准IO的P和N的根数是相同的

castrader · 发表于 2022-7-25 14:56:26

想起来确实有一次，自己做HPDRV的IO，N和P选的根数不一致，drain斜着走线连接的，后来也没啥问题

cjjiang · 发表于 2022-7-27 16:06:44

castrader 发表于 2022-7-25 14:56
想起来确实有一次，自己做HPDRV的IO，N和P选的根数不一致，drain斜着走线连接的，后来也没啥问题 ...

应该没问题，确实标准是PN个数都一样，怕自己增多会有问题

linda1518b · 发表于 2022-9-1 23:08:40

留意是不是都有加RPO (SAB)

sunnyliu · 发表于 2024-10-3 20:22:36

没有要求一定一样的W吧；ESD rule里最小的N和P的W是不同的

acrofoxAgain · 发表于 2024-10-3 22:18:03

P管和N管不在同一个保护路径上，没必要通统一。不管是不是一致，既没办法也没必要让P管和N管同时触发。

栏内人 · 发表于 2025-6-11 22:08:29

acrofoxAgain 发表于 2024-10-3 22:18
P管和N管不在同一个保护路径上，没必要通统一。不管是不是一致，既没办法也没必要让P管和N管同时触发。 ...

请问一下，在版图设计时，需要对管子做特殊处理吗？比如漏到栅的距离加大

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