UVM如何将测试和验证隔离

不知名的wei · 发表于 2022-7-21 08:42:07

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各位大佬：    systemverilog中引入program将验证和设计平台隔离开来，避免了验证和设计直接的竞争。

   而uvm中很少看到program关键词呀，似乎用的不太多？？？
   我想请问  uvm是如何将设计和验证隔离运行的，难道phase机制？
   我是验证小白求助

shaoqingtju · 发表于 2022-7-21 15:17:28

driver使用非阻塞赋值，monitor采用阻塞赋值进行采样，基本就可以避免TB和RTL的竞争

huaihui · 发表于 2022-7-25 10:48:02

uvm只是一个sv库，又没有设计的东西，一般是在program下运行run_test

不知名的wei · 发表于 2022-7-30 05:25:31

huaihui 发表于 2022-7-25 10:48
uvm只是一个sv库，又没有设计的东西，一般是在program下运行run_test

有道理谢谢

[求助] UVM如何将测试和验证隔离