STA和后仿真不一致

max2022

1. STA没有报timing有问题，但是后仿真出现timing violations，请问一般有哪些可能的原因导致？
2. 后仿真里把部分功能关掉以后就没有timing violations了，如果这部分功能以后都不需要了，直接用这个版本去流片，能不能保证剩下的功能可以工作？
第2个问题相当于：STA和后仿真不一致时，应该以谁为准，还是这时候谁都不可靠了？

谢谢！

jake

建议先检查仿真用到的外部激励时序是否正确，仿真场景是否正确。这一步无论如何都是要做的。如果仿真激励都不正确，那就根本无法保证片子功能正确，流片就是扔银子。
如果仿真激励是对的，接着查哪里报timing violation，确定是否SDC有遗漏或错误。
如果是公司产品，不建议流片，没必要浪费资金。
如果是学校设计，也不建议流片。学校设计重要的是学习，找到root cause提高自己才是最重要的，晚一点流片没坏处。

kk2009

很有可能是异步逻辑加了false path导致STA里是不报的，但是simulation的时候是有可能发生在异步接口出现violation。举个简单的例子：
2级flop同步的电路，大家都非常熟悉，第一个寄存器在STA的时候是会设置false path，所以不会检查，但是在simulation的时候，timing check是基于自己本身的setup/hold来检查的，就有可能报violation，解决的办法就是将这个flop改一个名字，让他不检查setup，hold，因为设计就保证了早一个cycle或者晚一个cycle，应该对整个功能不会有影响。

quee

STA 只覆盖同步path， simulation基于annotated delay和cell的timing check函数报错。1.异步不check，但不应该影响仿真结果，否则check constraint合理性。2.同步逻辑 STA 中delay和sdf写出的delay算法是有gap的，例如OCV，但通常STA更悲观，具体例子具体检查。3. simulator标注delay depends on cell simulation model严谨性和simulator option的正确性。manual比较sdf 中各级delay和waveform测量出delay的gap。