用于DC综合的Verilog里可以用源语写吗？

北风1号

之前写Verilog的代码时，因为会指定一个芯片型号，所以用他自身的源语什么的我没在意。
现在写的Verilog要放到DC里综合成网表，这时候是没有指定FPGA芯片型号的，我这个时候还可以用调用源语来写吗？我随便写了个and试了试，发现综合前依旧会变成gench的形式，然后综合后，会对应一个stdcell。
我不太明白的是：那到时候我设置了constraint之后，她会对应选择合适的and吗？工艺库里的and有那么多种类型，她会和这个源语and都对应上吗？
不太理解他们之间的关系，求指教。

                                   综合前

                                   综合后

Love24

既然都用DC综合了，那就不要用原语了，FPGA开发可以用，IC设计为了代码通用性、可读性，就不要用了。

ever4ever

综合都要吃一个工艺库

北风1号

ever4ever 发表于 2022-6-29 15:13
综合都要吃一个工艺库

您好 请问什么意思呀？我没理解您说的

ashish

I think first you go through the Synopsys DC training material posted some where on this forum
Understand the synthesis process first.
    Synthesis = translate + map

北风1号

ashish 发表于 2022-6-30 01:53
I think first you go through the Synopsys DC training material posted some where on this forum
Und ...

Thank you very much!Thank you very much for your proposal! I know the process you're talking about. The conversion process results in a GTECH format file. Then, through the mapping, DC will map the netlist to the corresponding file through the process library.
I personally think "Primitive" can be recognized by DC because it can be transformed into GTECH form. But some DC books say that Primitive doesn't participate in integration, so I was a little confused and wanted to check it out.（My English is a little poor...）
非常感谢您的提议！我知道您说的这个过程。通过转换的过程会得到GTECH格式的文件。之后，通过mapping，DC会通过工艺库把网表映射成对应的文件。我本人觉得“primitive”是可以被DC识别的，因为他可以被转化成GTECH形式。但是一些DC的书里说“primitive”不参与“综合”，所以我有点纠结，想问问大家 确认一下。