如何查看VCS compile后生效的verilog define

wutianqiao1992 · 发表于 2022-6-12 15:05:54

如题，我们的verilog中有很多的define, 有的是写在testbench中的，有的是我们在vcs中手动加入的，是否有一个log或者是list列出目前在compile完成的仿真环境中，生效的define都有哪些

navylin1 · 发表于 2022-6-12 15:05:55

Generates rawtokens.v w/o macros expanded. Also generates
rawtokens_macros.expand with all macros listed and all
macros expanded. Includes comment with source file name
facilitating easy search.

wutianqiao1992 · 发表于 2022-6-14 08:23:20

navylin1 发表于 2022-6-13 14:20
Generates rawtokens.v w/o macros expanded. Also generates
rawtokens_macros.expand with all macros l ...

thx，I'll try and reply you soon

wutianqiao1992 · 发表于 2022-6-14 10:21:16

thx very much, it works

ashish · 发表于 2022-6-14 17:09:18

Thanks!

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