请问这两个时钟信号怎么实现？

ll980623 · 发表于 2022-6-6 12:31:35

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怎么在256个clk周期后让dff和rst短暂的产生一个高电平然后回到低电平？
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谢谢解答！

ll980623 · 发表于 2022-6-6 12:55:47

还有一个疑问，clc_c怎么得到啊，怎么把clc的第257个周期给弄成低电平

navylin1 · 发表于 2022-6-6 13:56:34

用clock gate，每257cycle， gate clock一次

1319737297 · 发表于 2022-6-6 18:01:19

ripple counter frequncy divider就能实现这样的功能，每隔一定的周期数，生产一个ripple 脉冲

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