[22nm node]T22节点评估A9处理器DC时钟建模

flscut · 发表于 2022-5-27 10:45:38

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Hi All,

第一次做T22 ULP的工艺，目前想用DC flow 评估CA9的PPA，如果用传统的DC（而非DCT/DCG/DC_NXT），只综合实现CA9处理器（1.5GHz），请问：
1. wire_load_model 要怎么选择，选择默认的？
2.如何给时钟建模，clock_uncertainty/clock_transition/clock_latenc要怎么设置合适？
3.clock_gating_check 要设置多少比较好？

感谢各位不吝赐教！

hiee · 发表于 2022-5-27 11:08:06

先进工艺wireload给不给没啥意义，我记得新近工艺库里面wlm好像也没有给，你就DC过约30%吧，setup uncer我举得1.5G 100ps足够，clock trans/lat不用给，max trans约个150ps差不多

hiee · 发表于 2022-5-27 11:09:22

hiee 发表于 2022-5-27 11:08
先进工艺wireload给不给没啥意义，我记得新近工艺库里面wlm好像也没有给，你就DC过约30%吧，setup uncer我 ...

不过按照经验T22收敛到1.5G应该比较困难，所以按理要dcg综合，dc综合的budget太多了

flscut · 发表于 2022-5-28 10:12:39

hiee 发表于 2022-5-27 11:08
先进工艺wireload给不给没啥意义，我记得新近工艺库里面wlm好像也没有给，你就DC过约30%吧，setup uncer我 ...

感谢!

flscut · 发表于 2022-5-28 10:42:12

hiee 发表于 2022-5-27 11:09
不过按照经验T22收敛到1.5G应该比较困难，所以按理要dcg综合，dc综合的budget太多了
...

兄台是高手

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