cadence里写了一个Verilog文件保存就这样报错了

Yong_W · 发表于 2022-5-26 22:36:46

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本帖最后由 Yong_W 于 2022-5-27 12:53 编辑

保存完之后报了第一张图的错误，也没有自动生成symbol；我自己按着Verilog画了一个symbol，去做仿真也不行。有大佬知道是什么原因吗，求指教

luminedinburgh · 发表于 2022-5-27 17:05:38

本帖最后由 luminedinburgh 于 2022-5-27 17:08 编辑

像是INCISIVE的环境变量没有配置好，15年之后的新版本叫Xcelium吧，这个找IT或者看看别人的.cshrc补上这句话重启cadence应该就行

[解决] cadence里写了一个Verilog文件保存就这样报错了