带隙基准失调消除

拖拉机OK了 · 发表于 2022-5-26 11:04:07

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请问一下各位，这种结构的带隙基准失调主要是运放产生的，然后我用了斩波的方法减小了运放的失调，后面把运放换成加了斩波电路的运放，然后仿真发现，BG上面三个的PMOS管提供的失调又很大了，然后我增大三个管子的面积，发现width达到100u,length达到8u左右时，BG的失调基本上不能再减小了，大概一个sigma是4mV左右，我目标是做到1mV左右，请问怎么解决这个问题或者说有什么好的结构能避免产生这种失调，求各位大佬解惑，谢谢。

spartan313 · 发表于 2022-5-26 13:07:54

看一下mismatch report, 看哪些占的比重比较大，

敬山一休 · 发表于 2022-5-26 15:08:06

虽然不知道你的结构，我觉得你只是调整了输入差分对管，但是影响的失调是由很多条件组成的，比如你的负载管，可以像2#说的那样分析一下哪里占的比重大

大话天神 · 发表于 2022-5-26 15:50:25

斩波电路方便的话贴出来看看

大话天神 · 发表于 2022-5-26 16:14:04

减小电流镜管的gm

拖拉机OK了 · 发表于 2022-5-26 19:11:23

大话天神发表于 2022-5-26 15:50
斩波电路方便的话贴出来看看

斩波电路是这样的，单独仿这个运放的失调，一个sigma能降到100uV左右，然后放到BG中仿真时，运放的管子基本上不贡献失调（贡献的很少），基本上都是BG中的三个PMOS管贡献的。 mmexport1653563390308.png.png

夜冷了 · 发表于 2022-5-26 22:14:00

如果电压是1.8V及以上的话，建议采用那种在运放输出产生VBG的结构，用chopper结构，可以直接干掉Vos；如果电压是1.5或者1V的，这种结构就要提高PMOS 电流镜的mismatch，一般的思路就是根据Avthp算尺寸，当然，加上cascode，线性调整率会好；还有电阻的mismatch，也要注意；

lodestar6666 · 发表于 2022-5-26 23:06:45

可以采用动态元件匹配DEM（Dynamic Element Matching）技术

拖拉机OK了 · 发表于 2022-5-27 09:41:56

夜冷了发表于 2022-5-26 22:14
如果电压是1.8V及以上的话，建议采用那种在运放输出产生VBG的结构，用chopper结构，可以直接干掉Vos；如果 ...

好的，谢谢，我试试

大话天神 · 发表于 2022-5-27 10:27:51

拖拉机OK了发表于 2022-5-26 19:11
斩波电路是这样的，单独仿这个运放的失调，一个sigma能降到100uV左右，然后放到BG中仿真时，运放的管子基 ...

斩波电路没啥问题，是不是运放增益小了，虚短特性差了，PM0的沟道调制效应导致失调呢

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