DC综合出现TIM-250的问题

siqiyang · 发表于 2022-5-24 00:08:44

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检查了代码，检查了时钟，能检查的都检查了，但是有一个模块下的所有寄存器都报这个错误，包括这个模块和以下的4个子模块，其他模块都没问题。完全想不到为什么。。。求求大佬们看看怎么解决。
图片.png

这个问题反复出现，大概报两千多个warning，左思右想找不到解决方案。
还有个问题：
图片.png

综合都走到Optimization完成了，这个库在一开始都loading成功了，但是最后报个这样的Error，不理解为什么会这样。。。

siqiyang · 发表于 2022-5-24 00:12:03

蹲一个大佬

siqiyang · 发表于 2022-5-24 01:10:37

这两个问题我查man也查不明白

hiee · 发表于 2022-5-24 16:17:27

寄存器被优化掉没，rtl是不是又统一的en被接错了？

siqiyang · 发表于 2022-5-24 20:18:28

hiee 发表于 2022-5-24 16:17
寄存器被优化掉没，rtl是不是又统一的en被接错了？

大佬太厉害了，昨晚我整到两点发现了，有人在顶级pad的口声明反了。。。。这种情况vcs竟然会强制拉成io口仿真没问题还不报错，我用spyglass看了下发现的。。第二个UID-550那个问题大佬您有思路吗

siqiyang · 发表于 2022-5-24 20:20:43

hiee 发表于 2022-5-24 16:17
寄存器被优化掉没，rtl是不是又统一的en被接错了？

昨晚整到凌晨发现了这个问题，多谢大佬，确实是的。因为有人pad例化的口反了，导致这个问题。仿真的时候vcs会把反的连接强制变成io还不会报错，导致仿真通过了，用spyglass查到的。大佬你看看第二个UID-550的错误有思路吗，多谢了。

siqiyang · 发表于 2022-5-24 22:46:35

问题解决了，申请的公司内存不够大，所以库最后加载不进去了。这都行我佛了

徐海涛 · 发表于 2022-8-17 09:26:39

我这边也有遇到同样的warning，warning中说到的表层意思这个register上是不需要clock的上升沿的，言外之意不言而喻，就是这个register在clock的上升沿的到来后，register的赋值这个动作没有发生过，原因可能是条件选择没有有效过，导致这个register没有赋值toggle过，比如说AHB总线的某个master拔除了（本人遇到的），但是AHB 的arbiter代码中逻辑赋值没有把这个master相关的输入信号的逻辑拔掉，导致内部某个寄存器的赋值条件没有成立过，该寄存器也就没有赋值过，进而报出来该warning。欢迎讨论~

1033179387 · 发表于 2022-11-28 11:00:31

hiee 发表于 2022-5-24 16:17
寄存器被优化掉没，rtl是不是又统一的en被接错了？

大佬请教下，为什么“RTL 的en被接反了” 会出现没有rise edge？en端只是控制时钟有无，接反与否只是控制时钟的逻辑不同

YouHKH · 发表于 2023-9-24 23:12:52

1033179387 发表于 2022-11-28 11:00
大佬请教下，为什么“RTL 的en被接反了” 会出现没有rise edge？en端只是控制时钟有无，接反与否只是控制 ...

大哥现在有想理解没？我和你也是同样的想法

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