IO之间的间距问题

啥都会

我想请教一下，图1的最小距离指的是什么和什么的最小距离？是指的图2这种情况吗？还有一个问题stagger IO，40nm工艺，电源地IO可以相邻放置吗（例如PVDD1AP+PVSS1AP），如果可以相邻电源地IO之间I怎么做ESD防护呢？

liemk

这个距离是signal IO 到任意最近的power IO 之间的距离。
电源和地的IO 之间正常可以abut在一起。 可能需要加filler ，具体看guide要求。
ESD 保护的器件是在IO cell里面的。

啥都会

非常感谢您能回答我的问题，我有一个疑问，就是IO分为signal IO和power IO，形成IO环路的时候，不就是（signal IO+power IO+signal IO(或者power IO)），它们不是挨在一起摆放的吗？怎么还有最小间距？

liemk

   

啥都会 发表于 2022-5-20 11:51
非常感谢您能回答我的问题，我有一个疑问，就是IO分为signal IO和power IO，形成IO环路的时候，不就是（sig ...

一般情况都是n个signalIO 配一组powerIO(pregrive+postdrive) ， 如果n比较多就会出现距离power 较远的情况

啥都会

确实是这样，但是我纠结的点就是（power IO1+signal IO1+signal IO+...signal IO3...+signal IO2+power IO2）,假如IO是这么排布，文档里面说IO cell到最近的power IO的最小距离为273um，那么signal IO1和power IO1距离最近，它们距离为0,那就没有最小距离了; 所以我在想它这个距离会不会指的是power IO1和power IO2之间的最小距离？

啥都会

好像也不是power IO1和power IO2之间的最小距离

jimmyliuquan

我感觉你这不是 聊的
ESD 最小距离 是评估你signal IO和PG IO 之间不要放的太远 ESD 泄放电流path不能太长
StaggerIO有具体的rule PG IO能不能放在一起要看文档
你这个好像是SMIC的IO

啥都会

对，是smic的IO，非常感谢

啥都会

首先特别感谢楼上两位兄弟提供思路， 我结合了一下文档，我觉得应该是这样的 ，有觉得不对的希望可以提出意见

macal

学习了 tks