请教vhdl里面的sll的用法？

american007

原来是用verilog，现在有个vhdl的代码需要改一下，想用sll，不咋会用，请教大家.
signal   tirg_reg      :std_logic;

signal   o_reg1       :std_logic_vector(7 downto 0);  

signal   source_reg :std_logic_vertor(7 downto 0);
signal   source_shift_reg :std_logic_vertor(2 downto 0);

signal   shift_reg    :std_logic_vertor(7 downto 0)；
signal   shift_cnt    :std_logic_vertor(2 downto 0)；

1.  每隔一段时间trig_reg会有一个时钟宽度的触发信号；
2.   trig_reg有效时，从source_reg 和source_shift_reg  取得 数据；
3.  shift_reg   为source_reg向左移位source_shift_reg次的数据；

vhdl只有variable类型的变量才能进行移位操作

    process (nx_state,clk) ---------------------------------------------------------------------------- ------------------------------first segment
    begin
        if (resetn = '0'  ) then
                shift_reg <= (others => '0');
        elsif rising_edge(clk)then            
                shift_reg <= std_logic_vector(unsigned(source_reg) sll unsigned(source_shift_reg));
        end if;
    end process;

象上面这样经类型转换后再用sll，仿真错误；  sll如何实现对signal信号的 灵活移位？

innovation

1. 库的声明：

1)  use IEEE.std_logic_1164.all;
     要使用这个库里面：To_StdLogicVector、To_bitvector两个类型转换函数

2) use IEEE.std_logic_unsigned.all;

   要使用这个库里面：CONV_INTEGER类型转换函数

然后：

   shift_reg      <= To_StdLogicVector( To_bitvector(source_reg) sll CONV_INTEGER(source_shift_reg) );

   sll操作符，左边要求是bit_vector类型的信号，右边要求是integer类型的信号。

   sll这个操作符我没用过，以上也是翻书所得。上述代码语法我试过没问题，综合结果看平台。

american007

收到，非常感谢，我试下