ADC时钟差分buffer工作原理

上官轩晖

这种差分buffer好像可以平衡CLK+和CLK-之间的180°相位，这种负载带个latch的buffer叫什么名字？有什么参考论文？貌似ADC时钟中经常用到，反相器的比例应该怎么设置？允许CLK+和CLK-之间的最大相位不平衡程度取决于什么？

fuailiu

latch的反相器尺寸比前面两个小，通过迟滞使得上下两路时钟之间相位平衡。同时，该结构也经常用在环路振荡器中，latch能够改善vdd变化对delay的variation

nanke

fuailiu 发表于 2024-3-12 10:08
latch的反相器尺寸比前面两个小，通过迟滞使得上下两路时钟之间相位平衡。同时，该结构也经常用在环路振荡 ...

latch能够改善vdd变化对delay的variation，感觉这种像伪差分，不是全差分，能起作用吗？另外，这个作用能用于改善时钟传播过程中的占空比损失吗，比如ddr需要尽可能接近50%占空比的时钟，或者有更好的做法？

fuailiu

nanke 发表于 2024-3-12 10:17
latch能够改善vdd变化对delay的variation，感觉这种像伪差分，不是全差分，能起作用吗？另外，这个作用能 ...

能改善在不同power下的varaition，这个我仿过。不过不能改善duty cycle变化，duty cycle，我觉得主要是前面电路上升沿和下降沿的总延时误差造成的，有一个较粗略的调整方法就是通过电容耦合到自偏置的反相器上，有一定的效果。

fuailiu

fuailiu 发表于 2024-3-12 10:41
能改善在不同power下的varaition，这个我仿过。不过不能改善duty cycle变化，duty cycle，我觉得主要是前 ...

精确的duty cycle 在50%，还是需要专门的dcc调节电路去调吧，有模拟的，也有数字的

nanke

名字叫做deskew clock buffer，差分clock buffer会用这种结构。相关论文会大概介绍几个反相器的尺寸比例。

苏AE86

serdes里面常用的结构

fuailiu

nanke 发表于 2024-3-12 11:58
名字叫做deskew clock buffer，差分clock buffer会用这种结构。相关论文会大概介绍几个反相器的尺寸比例。 ...

仿真验证了下， 这个作用能用于改善时钟传播过程中的占空比损失（上下两路反相器工艺角一致的情况），等效于校正crosspoint。如果上下两路，一路偏fs，一路偏sf所造成的dutycycle就不能校正了，但是这个mismatch应该很小，不知道说的对不对？

nanke

fuailiu 发表于 2024-3-12 15:44
仿真验证了下， 这个作用能用于改善时钟传播过程中的占空比损失（上下两路反相器工艺角一致的情况），等 ...

感觉有道理，在没有dcc占空比校准时，很难通过调逻辑门尺寸，兼顾不同pvt corner的占空比。既然伪差分两边是对称的，一变的上升沿和的另一边下降沿的延时一样，应该会有效果。

vannylee

fuailiu 发表于 2024-3-12 10:08
latch的反相器尺寸比前面两个小，通过迟滞使得上下两路时钟之间相位平衡。同时，该结构也经常用在环路振荡 ...

最后一句话不懂，可以详细说说嘛